专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别涉及一种包括槽式元件隔离结构的半导体器件及其制造方法。
迄今为止，已用LOCOS(硅的局部场氧化)法来形成半导体器件的元件隔离区，然而，为生产高集成度的半导体器件，包括形成于半导体衬底上且其中填充了绝缘膜的沟槽的方法也已作为一种候选方法，用于替代需要很大的横向宽度的LOCOS法。然而，在用如类似于层间绝缘膜的氧化硅膜等材料掩埋这种沟槽时，必须确保如下所述的扩散层和接触部分的掩模对准的足够裕度，这已经妨碍了集成度的提高。
下面将参照
图1A和1B说明在半导体衬底中挖沟槽并在其中填埋绝缘膜的现有技术(此后称这种技术为第一现有技术实例)。图1A是绝缘栅场效应晶体管(此后称为MOS晶体管)的剖面图，其中具有第一现有技术实例的槽式元件隔离结构。
如图1A所示，在硅衬底101上形成进行元件隔离的元件隔离槽102，然后，利用化学汽相淀积法(CVD)用二氧化硅膜填充沟槽，形成填充绝缘膜103。然后，用常规MOS晶体管的制造工艺，在硅衬底上形成栅绝缘膜104、栅极105、源漏区106、106a及包括CVD法形成的二氧化硅的层间绝缘膜107。
接着，在源漏区106a上形成用于连接布线的接触孔108，并在接触孔108中填充接触塞109。然后，在层间绝缘膜107上布设布线110，并连接接触塞109。
在形成接触孔108时，通常在考虑源漏区106a和接触孔108间的掩模对准误差后，提供在接触孔108和元件隔离槽102之间的固定设计裕度X。如图1B所示，如果裕度X不够大，发生掩模位置对不准，则形成的接触孔108a会部分与元件隔离槽102重叠。在形成接触孔时，考虑到如层间绝缘膜107厚度或制造过程中将要发生的腐蚀速度的分散性的影响，腐蚀时间通常按30至100％裕度设定为多于预计的正常时间。如果填充元件隔充槽102的填充绝缘膜103和层间绝缘膜107由相同的材料形成，且裕度X的值不够大，则腐蚀形成的接触孔108a将钻蚀填充绝缘膜103。
这种情况下，填在接触孔108a中的接触塞109将在元件隔离槽102的暴露侧壁处与硅衬底101连接。该接触塞109还与源漏106a相连。由于硅衬底101和源漏区106a如上所述发生了短路，所以MOS晶体管将无法正常工作。图1B的MOS晶体管与图1A相同，包括栅绝缘膜104、栅极105、和源漏区106，106a。
日本专利特许公开190847/1987公开了一项为克服这种缺点而研究的发明(此后称这项技术为第二现有技术实例)。图2是具有第二现有技术实例的槽式元件隔离结构的MOS晶体管的剖面图。
在形成于硅衬底201上的元件隔离槽202表面上，形成几十纳米厚的氮化硅膜203，并用填充绝缘膜204填充槽内的其余部分。在未形成元件隔离结构的硅衬底201表面上，形成MOS晶体管的栅绝缘膜205、栅极206和源漏区207，207a，并在其上形成由氧化膜构成的层间绝缘膜208，覆盖整个硅衬底201。
在第二现有技术实例的制造工艺中，在源漏区207a和接触孔209间的掩模裕度不够大的条件下，在源漏区207a中形成连接布线的接触孔209，然后布设于层间绝缘膜上的布线211与MOS晶体管的源漏区207a连接，此时，接触孔可能会与元件隔离区发生部分重叠。然而，即使这种情况下，因为氮化硅膜203的腐蚀速度比构成层间绝缘膜208的氧化硅慢，所以氮化硅膜203可以保护元件隔离槽202侧壁上的硅衬底。因此，布线211和硅衬底201间不可能发生短路。
当然，第二现有技术实例可以解决第一现有技术实例的技术问题。但其存在另外的问题，由于氮化硅膜203直接淀积在形成于硅衬底201上的元件隔离槽202内的硅衬底表面上，靠近面对元件隔离槽202的硅衬底表面的区域会发生由于随后工艺产生的热变化导致的晶体缺陷，因而会增大从构成源漏区207a的扩散层到硅衬底201的漏电流。
这是因为氮化硅膜203的弹性强度明显大于氧化硅膜，因此，当热变化作用于已淀积于硅衬底上的氮化硅膜203时，硅中产生热应力，由此产生了晶体缺陷。
这种从扩散层到硅衬底的漏电流不仅会增大半导体器件工作间歇期间的功耗，而且会引起CMOS结构的半导体器件中的闭锁现象，因此是导致产品可靠性下降的主要因素。
本发明的目的是提供一种具有槽式元件隔离结构且适于高集成度的半导体器件及其制造方法，解决现有技术中的技术问题，且没有发生于硅衬底中的晶体缺陷。
因此，本发明的半导体器件在半导体衬底的固定区域中有槽式元件隔离区，槽内壁覆盖着第一绝缘膜，第二和第三绝缘膜按层依次堆叠，并填在槽中的第一绝缘膜上。
这里，形成第三绝缘膜时，可使其表面低于半导体衬底的表面。
而且，形成层间绝缘膜时，可使其覆盖第三绝缘膜和半导体衬底，层间绝缘膜由氧化硅膜构成，第三绝缘膜由氧氮化硅膜或氮化硅膜构成，氧化硅膜含有过量的硅。
根据本发明另一方案的半导体器件在一种导电类型的半导体衬底的预定区域具有槽式元件隔离区，槽的内壁覆盖着第一绝缘膜，第二绝缘膜填在第一绝缘膜上，相反导电类型的扩散层形成于构成槽的开口部分的上部区域的侧壁上的半导体衬底上。
这里，侧壁绝缘膜形成于上述槽的开口部分的侧壁上。
下面是本发明制造半导体器件的方法，包括以下步骤在半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；深腐蚀填充绝缘膜，直至使其低于所述半导体衬底的主表面；用主要由氮化硅构成的帽盖绝缘层填充所述槽的开口部分。
这里，用主要由氮化硅构成的帽盖绝缘层填充所述槽的开口部分的步骤包括以下步骤附加绝缘膜从而形成主要由氮化硅构成的绝缘膜，以覆盖所述槽的开口部分；形成光刻胶图形，使之掩蔽所述槽的开口部分；利用所述光刻胶图形作掩模，对所述绝缘膜进行各向异性腐蚀；去掉所述光刻胶图形；采用化学抛光法，去掉高于所述半导体衬底表面的其余部分的所述绝缘膜。
根据本发明另一方案的制造半导体器件的方法包括以下步骤在一种导电类型的半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；深腐蚀填充绝缘膜，直至使其低于半导体衬底的主表面；在半导体衬底的主表面的暴露部分和槽侧壁的暴露部分上形成相反导电类型的扩散层。
根据本发明又一方案的制造半导体器件的方法包括以下步骤在一种导电类型的半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；淀积层间绝缘膜，使之覆盖填充绝缘膜；然后形成穿过层间绝缘膜的接触孔，并通过所述接触孔将相反导电类型的杂质离子注入到皆通过形成所述接触孔暴露的半导体衬底的一个主表面中和槽的侧壁上的半导体衬底中。
这里，可以用旋转斜向离子注入法进行相反导电类型杂质的离子注入。
在本发明的半导体器件中，形成于槽的开口部分的帽盖绝缘层可以防止填充绝缘膜在形成接触孔时被腐蚀。
在根据本发明的另一方案的半导体器件中，甚至在形成接触孔时填充绝缘膜被腐蚀，且暴露出槽的侧壁的情况下，由于扩散层形成于半导体衬底的暴露区上，所以，即使形成的接触孔与槽发生部分重叠，接触孔中填充的导电材料与半导体衬底也不会彼此接触，而且，由于热应力小的绝缘膜掩埋了构成槽式元件隔离区的槽内的较大部分，所以半导体衬底的热应力变小，因此可以很大程度地控制晶体缺陷的发生。
通过以下基于附图的说明，本发明的上述和其它目的、特片和优点将会更清楚，各附图展示了本发明的优选实施例。
图1A是根据第一现有技术实例包括槽式元件隔离结构的MOS晶体管半导体器件的剖面图；图1B是根据第一现有技术包括槽式元件隔离结构的MOS晶体管半导体器件的剖面图，其中相对接触孔发生了掩模未对准；图2是根据第二现有技术包括槽式元件隔离结构的MOS晶体管的剖面图；图3是根据本发明第一实施例的N沟道型MOS晶体管半导体器件的垂直剖面图；图4A是展示图3的半导体器件的第一制造步骤的剖面图；图4B是展示图3的半导体器件的第二制造步骤的剖面图；图4C是展示图3的半导体器件的第三制造步骤的剖面图；图4D是展示图3的半导体器件的第四制造步骤的剖面图；图5A是展示图3的半导体器件的第五制造步骤的剖面图；图5B是展示图3的半导体器件的第六制造步骤的剖面图；图5C是展示图3的半导体器件的第七制造步骤的剖面图；图5D是展示图3的半导体器件的第八制造步骤的剖面图；图6A是展示图3的半导体器件的第九制造步骤的剖面图；图6B是展示图3的半导体器件的第十制造步骤的剖面图；图7是根据本发明第二实施例的N沟道型MOS晶体管半导体器件的垂直剖面图；图8A是展示图7的半导体器件的第一制造步骤的剖面图；图8B是展示图7的半导体器件的第二制造步骤的剖面图；图8C是展示图7的半导体器件的第三制造步骤的剖面图；图8D是展示图7的半导体器件的第四制造步骤的剖面图；图9A是展示图7的半导体器件的第五制造步骤的剖面图；图9B是展示图7的半导体器件的第六制造步骤的剖面图；图10A是展示根据本发明第三实施例的N沟道型MOS晶体管半导体器件的第一制造步骤的剖面图；图10B是展示根据本发明第三实施例的N沟道型MOS晶体管半导体器件的第二制造步骤的剖面图；图10C是展示根据本发明第三实施例的N沟道型MOS晶体管半导体器件的第三制造步骤的剖面图。
下面参照图3至6说明本发明的第一实施例。图3图是展示根据本发明第一实施例的N沟道型MOS晶体管半导体器件的垂直剖面图。另外，图4A-4D、图5A-5D和图6A，6B是顺序展示图3的半导体器件的制造步骤的剖面图。
如图3所示，元件隔离槽2形成于P型硅衬底1中，用于元件的隔离，在其上形成热氧化膜3作第一绝缘膜。在元件隔离槽2内，采用CVD法填充氧化硅膜制的填充绝缘膜4。另外，填埋包括氮化膜等的帽盖绝缘层5，使之覆盖构成第二绝缘膜的填充绝缘膜4。帽盖绝缘膜5用作第三绝缘膜。
在硅衬底1表面的非元件隔离区上，形成栅极7，以与普通MOS晶体管相同的方式两者间夹着栅绝缘膜6，另外形成高浓度杂质扩散层8和8’，用作MOS晶体管的源漏区。另外，在形成于硅衬底1表面上的MOS晶体管上，形成主要由氧化硅膜构成的层间绝缘膜9。
然后，在层间绝缘膜9的预定区域提供开口，以形成抵达高浓度杂质扩散层8a的接触孔10。另外，接触塞11填充在此接触孔10中，以便与布线12连接。
接着，参照图4A-4D、图5A-5D、和6A，6B说明这类槽式元件隔离结构的制造方法。
首先，如图4A所示，在硅衬底1的表面上按层选择性地形成第一和第二保护绝缘膜13和14。这里，第一保护绝缘膜13是热氧化形成的约5-50nm厚的氧化硅膜，第二保护绝缘膜14是CVD法形成的约50-100nm厚的氮化硅膜。然后，利用由光刻技术形成的光刻胶掩模15，干法腐蚀将这些绝缘膜构图成所需构形。
接着，如图4B所示，利用第一和第二保护绝缘膜13和14作腐蚀掩模，进行各向异性腐蚀，由此在硅衬底1上形成元件隔离槽2，2a。然后，如图4C所示，利用第二保护绝缘膜14作氧化掩模，热氧化元件隔离槽2，2a的表面，形成热氧化膜3。这里，热氧化膜3的厚度可形成为5-20nm。众所周知，在干法腐蚀硅衬底1表面形成元件隔离槽2，2a，并使之底部尺寸小于开口尺寸的情况下，可以容易地填充隔离槽，而且绝缘膜中不会有任何可能产生于以后的元件隔离槽填充工艺和绝缘膜形成工艺中的空洞。
然后，如图4C所示，利用偏置-ECR-CVD法，在整个表面上淀积用于填充的绝缘膜16，然后在约900℃的温度下热处理绝缘膜16。
然后，如图4D所示，采用CMP(化学机械抛光)法抛光和去掉填充绝缘膜16，形成填充绝缘膜4a。该工艺期间，由氮化硅构成的第二保护绝缘膜14充当腐蚀阻挡层，这是因为第二保护绝缘膜14的抛光速度小于为氧化硅膜的填充绝缘膜16的缘故。
另外，如图4D所示，在元件隔离槽图形粗或细情况下，将抛掉的填充绝缘膜16的量变得宽槽大于窄槽。换言之，CMP处理后，将填充元件隔离槽2a的填充绝缘膜4a的高度变得低于将填充宽度窄的元件隔离槽2的填充绝缘膜4。
此后，如图5A所示，利用稀释的氟酸类腐蚀液，湿法腐蚀填充绝缘膜4，4a的表面。通过该深腐蚀工艺，填充绝缘膜4，4a表面高度降低，可以变到低于硅衬底1表面约50-200nm。以此方式形成空腔部分17，17a后，完全去掉第二保护绝缘膜14，暴露第一保护绝缘膜13。
然后，如图5B所示，热氧化硅衬底1的表面，又在通过图5A所示的深腐蚀工艺暴露的元件隔离槽2，2a上部形成热氧化膜3。
然后，如图5C所示，用由如CVD法淀积的约200nm厚的帽盖绝缘膜18完全填充元件隔离槽2，2a的开口的空腔部分17，17a，由此帽盖绝缘膜18可以覆盖硅衬底1的整个表面。这里，可用氧氮化硅膜或含有过量硅的氧化硅膜或氮化硅膜作帽盖绝缘膜18，包含过量硅的氧化硅膜是指含有多于化学计量的硅原子的量的5-10个％的二氧化硅膜。
接着，如图5D所示，在帽盖绝缘膜18上形成光刻胶掩模19。这里，光刻胶掩模19的各图形是利用元件隔离槽2，2a图形的负掩模形成的。
然后，如图6A所示，利用光刻胶掩模19作腐蚀掩模，各向异性腐蚀构图帽盖绝缘膜18。此时，在元件隔离槽2，2a的端部或槽宽度窄的位置形成相当厚的凸点20。
然后，如图6B所示，用CMP法抛光凸点20，除填在空腔部分17，17a内的帽盖绝缘膜外去掉其余材料，使硅衬底表面平坦。以此方式形成帽盖绝缘膜5。
如上所述，在硅衬底1表面的预定区域上形成不同开口尺寸的槽式元件隔结构。换言之，在元件隔离槽2，2a的侧壁上形成热氧化膜3，填充绝缘膜4，4a填充形成于槽中的热氧化膜3上的元件隔离槽2，2a的下部区域，帽盖绝缘膜5填充绝缘膜4，4a上的槽上部区域。
在形成包括如图3所示的槽式元件隔离区的MOS晶体管时，根据常规制造方法，然后形成栅绝缘膜6、栅极7、高浓度杂质扩散层8，8a、层间绝缘膜9、接触孔10、接触塞11和布线12。
这里，在形成接触孔10的开口时，在层间绝缘膜9的腐蚀速度大于帽盖绝缘层5的腐蚀速度的条件下腐蚀层间绝缘膜，即，在高腐蚀选择率的干法腐蚀条件下腐蚀层间绝缘膜。因此，用CH2F2和CO的混合气作干法腐蚀气。
在用这类槽式元件隔离结构时，甚至在接触孔10与所挖的元件隔离槽和其内部发生了部分重叠的情况下，布线和硅衬底也不会短路。而且，由于氧化膜填于用作元件隔离区的元件隔离槽内的较大部分中，且热氧化膜置于帽盖绝缘层和硅衬底之间，所以可以将硅衬底的热应力控制在一个减小的值，因此，几乎不产生晶体缺陷。
根据本发明的制造方法，由于帽盖绝缘层5可以埋在图3所示的元件隔离槽中，所以栅极下的表面可以制作得平坦。因此，在将要进行的构图栅极的光刻工艺中，变得可以将如光刻胶厚度变化或光晕的影响控制到最小，并可以进行进一步的精细处理。
下面参照图7、图8A-8D和图9A，9B说明本发明的第二实施例。
图7是根据本发明第二实施例的N沟道型MOS晶体管半导体器件的垂直剖面图。图8A-8D和图9A，9B是展示图7所示器件的顺序制造步骤的剖面图。这里，与第一实施例相同的术语采用相同的符号。
如图7所示，填充绝缘膜4填在从形成于P型硅衬底1中的元件隔离槽2的表面算起10-100nm深的下部区域，热氧化膜3置于填充绝缘膜4和形成了元件隔离槽2的硅衬底1的表面之间。在其余上部区域的侧壁上，形成绝缘膜间隔层21作侧壁绝缘膜。在构成元件隔离槽2的开口部分的上部区域的硅衬底1侧边上，提供低浓度杂质扩散层22。
在除槽式元件隔离区外的硅衬底1表面上，按与普通MOS晶体管相同的方式，形成栅极7，两者间夹着栅绝缘膜6，在栅极7的侧边，形成氧化硅膜制成的绝缘膜间隔层24。另外，由低浓度杂质扩散层23和用作MOS晶体管的源漏区的高浓度杂质扩散层8，8a形成LDD(轻掺杂漏)结构。这里，低浓度杂质扩散层22形成于元件隔离槽2的侧边，该侧边位于比高浓度杂质扩散层8a深的区域中。因此，靠近元件隔离槽2的侧边的扩散层的深度实际比其它区的扩散层深。
在形成于硅衬底1上的MOS晶体管上，形成主要由氧化硅膜构成的层间绝缘膜9，在层间绝缘膜9上，提供布线12。在接触孔10中填充穿过层间绝缘膜9的接触塞11，连接高浓度杂质扩散层8a与布线12。
下面参照图8A-8D和9A，9B说明实现如上所述结构的制造方法。
首先，以与第一实施例相同的方式，在硅衬底1表面的预定区域上形成通过构图处理的元件隔离槽2，然后，在元件隔离槽2的侧壁上和硅衬底1的表面上形成热氧化膜3。接着，利用第二保护绝缘膜14作腐蚀停止层，通过CMP法，在元件隔离槽2内填充填充绝缘膜4。图8A是展示此时情况的剖面图。
随后，如图8B所示，在深腐蚀填充绝缘膜4后，通过湿法腐蚀去掉硅衬底1表面上的第二保护绝缘膜14和热氧化膜3。最好将深腐蚀的量设计为可以得到尽可能与硅衬底表面相同高度的热氧化膜3和填充绝缘膜4，但即使填充绝缘膜4变得低于热氧化膜3也是允许的。
然后，如图8C所示，在硅衬底1的主表面上形成栅绝缘膜6和栅极7。
此后，如图8D所示，腐蚀填在元件隔离槽2内的填充绝缘膜4和生长于该槽内壁上的热氧化膜3，直到它们的表面低于硅衬底1的表面，由此形成空腔部分17。
然后，如图9A所示，采用旋转斜向离子注入法，以1×1013个离子/cm2-1×1015个离子/cm2的剂量，在整个表面上注入砷或磷杂质离子25，以便在硅衬底1的暴露主表面上和元件隔离槽2的暴露上部区的侧边分别形成低浓度杂质扩散层23，22。
接着，如图9B所示，在CVD法在整个表面上淀积了氧化硅膜后，进行各向异性腐蚀，在栅极7的侧壁上和构成元件隔离槽2的开口部分的暴露上部区的侧壁上，分别形成绝缘膜间隔层24，21。此后，又以1×1015个离子/cm2-1×1016个离子/cm2的剂量，在整个表面上注入如砷等杂质离子26，并热处理，以形成高浓度杂质扩散层8，8a，构成MOS晶体管的源漏区。
此后，根据常规制造方法，形成如图7所示的层间绝缘膜9、接触孔10、接触塞11和布线12。
在用这种槽式元件隔离结构时，即使形成接触孔10时与元件隔离槽2发生部分重叠，且腐蚀了元件隔离槽2内的绝缘膜，也允许接触塞11接触形成于元件隔离槽2的上部区的侧边的低浓度杂质扩散层22。因此，不可能存在上述发生在村底1和接触塞11间的的短路。
另外，不必用会产生较大热应力的绝缘膜填充用作元件隔离区的元件隔离槽2。因此，与第一实施例相比，硅衬底1中产生的热应力变得更小，产生晶体缺陷的几率显著减小。
下面，参照图10A-10C说明本发明的第三实施例。首先说明本发明的制造工艺。图10A-10C是展示本发明第三实施例的N沟道型MOS晶体管半导体器件的制造步骤的剖面图。这里，与第一或第二实施例相同的术语用相同的符号表示。
首先，根据与第一实施例相同的方法，在硅衬底1的预定区域形成元件隔离槽2，然后，热氧化膜3和绝缘膜4填在元件隔离槽2内。另外在硅衬底1的主表面上形成栅绝缘膜6，然后，在栅绝缘膜6上形成栅极7。
然后，如图10A所示，根据MOS晶体管的正常制造工艺，在形成了低浓度杂质扩散层23后，在栅极7的侧边和高浓度杂质扩散层8，8a上形成绝缘膜间隔层24。
随后，如图10B所示，利用CVD法在所有表面上淀积层间绝缘膜9。然后，在穿过层间绝缘膜9开出接触孔10后，利用旋转斜向离子注入法，以3-30度的较平缓的入射角，离子注入砷或磷杂质离子27。
由于发生在形成接触孔10时的位置不对准和因此钻蚀元件隔离槽2内的绝缘膜，接触孔10与元件隔离槽2发生部分重叠，此时，由如上所述的斜向注入的杂质砷或磷在元件隔离槽2的侧壁中形成低浓度杂质扩散层22。
最后，如图10C所示，在接触孔10内填充如钨等导电材料，由此形成接触塞11，并在层间绝缘膜9上布设连接接触塞11的布线12。
根据如上所述的制造工艺形成包括槽式元件隔离区的MOS晶体管，即，在形成于硅衬底1的预定区域的元件隔离槽2的侧壁中形成热氧化膜3，并通过自定位对准，在接触孔10暴露的硅衬底1的表面上形成低浓度杂质扩散层22。接触塞11连接该低浓度杂质22，但与硅衬底1不直接相连。
如上所述，由于斜向注入的砷或磷在元件隔离槽2的侧边形成N型扩散层，硅衬底1和布线12间不会发生短路。另外，以与第二实施相同的方式，由于可以减小了硅衬底中产生的热应力，所以几乎不产生晶体缺陷。
在上述实施例中，参照N沟道型MOS晶体管进行了说明，但本发明同样适用于P沟道型MOS晶体管。然而，这种情况下，用硼离子进行斜向杂质离子注入。
如上所述，在包括设于本发明半导体衬底的预定区域的槽式元件隔离结构的半导体器件中，第一绝缘膜覆盖槽的内壁，第二和第三绝缘膜按层顺序堆叠，填在由第一绝缘膜覆盖的槽中。根据本发明的另一实施例，在包括设置于一种导电类型的半导体衬底的预定区域中的槽式元件隔离结构的半导体器件中，第一绝缘膜覆盖槽内壁，第二绝缘膜填在由第一绝缘膜覆盖的槽中，相反导电类型的扩散层形成在槽上部区的侧壁的半导体衬底上。
因此，即使由于光刻工艺中的位置未对准，接触孔与槽式元件隔离区发生部分重叠，也可以很好地防止将要填在接触孔中的接触塞11或布线与半导体衬底间发生短路。
而且，由于构成半导体器件时，用作第三绝缘膜的帽盖绝缘层未直接与半导体衬底接触，所以半导体衬底中产生的热应力减小，控制了晶体缺陷的产生。
以如上所述的方式，便可以容易地制造包括槽式隔离结构且适于高集成度的半导体器件，且不会在半导体衬底中产生晶体缺陷。
然而，应该明白，尽管上面说明了本发明的特征和优点，但上述公开仅是说明性的，在所附权利要求的范围内可对各部分的设置做出改变。
权利要求
1.一种半导体器件，包括半导体衬底；多个半导体元件，各元件包括栅极、栅绝缘膜和形成于所述半导体衬底上的源漏区；形成于所述半导体衬底预定位置的槽式元件隔离区，用于隔离所述半导体元件；布线层；接触塞，用于连接所述源漏区与所述布线层；及层间绝缘膜，用于使所述布线层与所述半导体元件相绝缘；其特征在于，所述槽设置于所述槽式元件隔离区内，构成其内表面的所述半导体衬底的表面被第一绝缘膜覆盖；第二绝缘膜以层的方式堆叠于被所述第一绝缘膜覆盖的槽内；且第三绝缘膜以层的方式堆叠于所述第二绝缘膜上。
2.根据权利要求1的半导体器件，其特征在于，形成的所述第三绝缘膜，其表面低于所述半导体衬底的表面。
3.根据权利要求1或2的半导体器件，其特征在于，形成的所述层间绝缘膜，其覆盖所述第三绝缘膜及所述半导体衬底，所述层间绝缘膜由氧化硅膜构成，所述第三绝缘膜由氧氮化硅膜构成。
4.根据权利要求1或2的半导体器件，其特征在于，形成的所述层间绝缘膜，其覆盖所述第三绝缘膜及所述半导体衬底，所述层间绝缘膜由氧化硅膜构成，所述第三绝缘膜由氮化硅膜构成。
5.根据权利要求1或2的半导体器件，其特征在于，形成的所述层间绝缘膜，其覆盖所述第三绝缘膜及所述半导体衬底，所述层间绝缘膜由氧化硅膜构成，所述第三绝缘膜由含过量硅的氧化硅膜构成。
6.一种半导体器件，包括一种导电类型的半导体衬底；多个半导体元件，各元件包括栅极、栅绝缘膜和形成于所述半导体衬底上的源漏区；形成于所述半导体衬底预定位置的槽式元件隔离区，用于隔离所述半导体元件；布线层；接触塞，用于连接所述源漏区与所述布线层；及层间绝缘膜，用于绝缘所述布线层与所述半导体元件；其特征在于，面对设置于所述槽式元件隔离区中的槽的所述半导体衬底被第一绝缘膜覆盖；第二绝缘膜填在被所述第一绝缘膜覆盖的槽内；另外，相反导电类型的扩散层形成于构成所述槽的开口部位侧面的所述半导体村底的侧壁中。
7.根据权利要求6的半导体器件，其特征在于，构成所述槽的开口部位侧面的所述半导体衬底侧壁上也形成有绝缘膜。
8.制造半导体器件的方法，包括以下步骤在半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；深腐蚀填充绝缘膜，直至使其低于半导体衬底的主表面；用主要由氮化硅构成的帽盖绝缘层填充所述槽的开口；在所述半导体衬底的同一主表面上形成半导体元件；及形成布线层、层间绝缘膜和接触塞。
9.根据权利要求8的制造半导体器件的方法，其特征在于，用主要由氮化硅构成的帽盖绝缘层填充所述槽的开口的步骤包括以下步骤附加主要由氮化硅构成的薄膜以构成绝缘膜，使其覆盖所述槽的开口；形成光刻胶图形，使其掩蔽所述槽的开口；用所述光刻胶图形作掩模，各向异性腐蚀处理所述绝缘膜；去掉所述光刻胶图形；利用化学抛光去掉所述绝缘膜的高于所述半导体衬底表面的其余部分。
10.制造半导体器件的方法，包括以下步骤在一种导电类型的半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；深腐蚀填充绝缘膜，直至使其低于半导体衬底的主表面；在半导体衬底的主表面的暴露部分和槽侧壁的暴露部分上形成相反导电类型的扩散层；在所述半导体衬底的同一主表面上形成半导体元件；形成布线层、层间绝缘膜和接触塞。
11.制造半导体器件的方法，包括以下步骤在一种导电类型的半导体衬底的一个主表面上形成槽；热氧化所述槽的内壁；用主要由二氧化硅构成的填充绝缘膜填充所述槽的内部；在所述半导体衬底的同一主表面上形成半导体元件；在半导体衬底的整个表面上淀积层间绝缘膜，使之覆盖填充绝缘膜；然后形成穿过层间绝缘膜的接触孔，并通过所述接触孔将相反导电类型的杂质离子注入到由所述接触孔暴露的半导体衬底一个主表面中和构成所述接槽的侧面的半导体衬底侧壁中；形成布线层和接触塞。
12.根据权利要求11的制造半导体器件的方法，其特征在于，所述离子注入用旋转斜向离子注入法进行。
全文摘要
一种包括槽式元件隔离结构且适于高集成度的半导体器件及其制造方法,包括在半导体衬底预定区域中的槽式元件隔离区,构成槽内表面的半导体衬底的壁由第一绝缘膜覆盖,第二和第三绝缘膜填在该槽内,并依次接层的方式堆叠。
文档编号H01L21/60GK1192585SQ98100559
公开日1998年9月9日 申请日期1998年2月20日 优先权日1997年2月27日
发明者野田研二 申请人:日本电气株式会社