专利名称：具有多层互连结构的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，特别是，涉及一种具有多层互连结构的半导体器件。
对于一种高集成和高速半导体器件的方法，多层互连(或布线)结构是适用的，其中在上和下布线层上的上和下布线图形可通过布线层之间层间(或中间)绝缘膜上所形成的通孔来连接。在具有该多层互连结构的常用半导体器件中，通孔具有的宽度要比下布线图形的通孔窄。由于该结构，可防止该通孔超越下布线图形，即使出现通孔的位置错误或处理条件的改变。由此，可以避免可靠性的降低和产量的下降。
然而，长期以来人们一直在需要越来越多的集成半导体器件。最终，要使线路间距进一步变窄。在这种情况下，没有余地来保持上述的结构，即下布线图形比通孔宽。相反，由于通孔变窄所存在的限制，通孔和下布线图形在宽度上相互基本相等。这意味着，在将通孔相对于下布线图形来定位时无保留余量。在这种情况下，通孔会越过下布线图形。如果通孔越过下布线图形的话，硅氧化膜的层间绝缘膜会不期望地露出，并且在通孔形成过程中与下布线图形侧表面相邻的部分会被腐蚀。另外，位于下布线图形下的硅氧化膜也会被腐蚀。结果，在上或下布线图形与位于硅氧化膜下的硅衬底或多晶硅或硅化物的另一布线图形下的硅衬底之间，会出现电流的泄漏。在最坏的情况下，还会引起短路的出现。这会导致可靠性的降低和产量的下降。
考虑到上述原因，人们提出了在下布线图形的侧表面上形成一层保护膜。在通孔形成过程中，由于保护膜的存在，阻止了腐蚀偏离通孔形成位置。例如，在日本未审查专利公告(JP-A)号226054/1992中，公开了该技术。由于该结构，不仅完全防止了与下布线图形侧表面相邻的层间绝缘膜部分的错误腐蚀，而且还完全防止了位于下布线图形下硅氧化膜的错误腐蚀。在上述公告中，保护膜是由非晶硅组成的。另外，保护膜还可以由高熔点的金属如W和Mo，或其硅化物组成。高熔点金属或其硅化物可用以在下布线图形由Al合金组成的情况下改善耐应力迁移和耐电迁移特性。由高熔点金属或其化合物组成的保护膜已被公开，如在日本未审公告(JP-A)号58228/1990中所公开的。
然而，上述现有技术在下列各方面存在缺陷。
首先，当上述具有的宽度比如上所述的下布线图形窄时，连接电阻不可避免地会变高。
这是因为，随着半导体器件高集成结构的改进，通孔在截面上会变得越来越细小。
其次，当保护膜形成在下布线图形的侧表面上时，如果线距较窄，很可能会出现泄漏电流。在最坏的情况下，会引起短路的出现。
这是因为，在下布线图形的侧表面上形成的导电材料保护膜对应于保护膜的厚度相当于加宽了下布线图形。换句话说，线距实质上变窄了。
本发明总的目的就是提供一种半导体器件，其具有多层互连结构，它能够可靠性地防止产量的降低，即使随着半导体器件高集成结构的改进而使布线图形和通孔极小的情况下也可如此。
本发明的特定目的是提供一种半导体器件，其具有多层互连结构，它能够防止通孔超越布线图形，即使通孔具有的宽度实质上等于能够避免通孔连接电阻增加的布线图形的宽度。
按照本发明的第一方面，提供一种半导体器件，其具有多层互连结构，并且由第一布线图形组成，该图形包括具有前锥形截面的主布线金属，覆盖第一布线图形的层间绝缘膜，在层间绝缘膜上形成的开口，以使至少主布线金属侧壁的一部分和主布线金属的上表面露出，填充在该开口中的导体层，和在层间绝缘膜上所形成的第二布线图形，其与导体层相连。
按照本发明的第二方面，提供一种半导体器件，其具有多层互连结构，并且由第一布线图形组成，该图形包括具有前锥形截面的主布线金属，覆盖第一布线图形的层间绝缘膜，在层间绝缘膜上形成的开口，以使至少主布线金属侧壁的一部分和主布线金属的上表面露出，和在开口中和层间绝缘膜上所形成的第二布线图形，其与主布线金属相连。
按照本发明的第三方面，提供一种半导体器件，其包括第一布线图形，覆盖第一布线图形并具有通向第一布线图形通孔的层间绝缘膜，和在层间绝缘膜上所形成的第二布线图形，用以连接第一布线图形，其中第一布线图形是由主布线金属和辅助布线金属组成的。主布线金属具有前锥形截面，使得主布线金属在其厚度方向上由底端向顶端宽度变窄。辅助布线金属可覆盖主布线金属的侧表面，并且具有外侧表面，其基本上平行于通孔的深度方向。第一布线图形基本上具有等于主布线金属底端的宽度。
图1是常规半导体器件的截面图；图2是另一常规半导体器件的截面图；图3是再一常规半导体器件的截面图；图4是按照本发明第一实施例的半导体器件的截面图；图5A至5E是截面图，其用以描绘图4所示半导体器件制造过程的前一半；图6A至6D是截面图，其用以描绘其制造过程的后一半；图7A和7B是截面图，其用以描绘按照本发明第二实施例的半导体器件制造过程；图8A至8C是截面图，其用以描绘按照本发明第三实施例的半导体器件制造过程；图9A至9C是截面图，其用以描绘按照本发明第四实施例的半导体器件制造过程；和图10A和10B是截面图，其用以描绘按照本发明第五实施例的半导体器件制造过程。
为了便于理解本发明，首先将参照附图来描述具有多层布线结构的半导体器件。
作为一种实现高集成度和高速半导体器件的方法，可以采用多层互连结构，其中在上和下布线层上的上和下布线图形可通过在布线层之间的层间绝缘膜上所形成的通孔来连接。
首先参见图1，多层互连结构的半导体器件包括硅衬底51，下硅氧化膜52，下布线图形53，中间硅氧化膜56作为层间绝缘膜，和上布线图形58。在上和下布线层上所形成的上和下布线图形58和53通过在中间硅氧化膜56中所形成的通孔560而相互连接。通孔560具有比下布线图形53窄的宽度。由于该结构，即使出现通孔560的定位错误或制造过程中的改变，仍可防止通孔560超越下布线图形53。由此，避免了可靠性的降低和产量的下降。
然而，人们不断地需要越来越集成化的半导体器件。最终，必然会使线距进一步减小。在这种情况下，没有余地来维持上述结构，即下布线图形比上布线图形要宽。相反，由于通孔变窄所存在的限制，通孔和下布线图形在宽度上相互基本相等。这意味着，在将通孔相对于下布线图形来定位时无保留余量。在这种情况下，通孔会超越下布线图形。
参见图2，另一常用半导体器件包括硅衬底61，下硅氧化膜62，下布线图形63，中间硅氧化膜66作为层间绝缘膜，和上布线图形68。上和下布线图形68和63通过在中间硅氧化膜66上所形成的通孔660而相互连接。在此，通孔660的宽度等于下布线图形63的宽度。如果通孔660偏离下布线图形63而形成的话，如图2所示，在通孔660形成过程中，中间硅氧化膜66在与下布线图形63侧表面相邻的部分上会不期望地露出并受到腐蚀。另外，在下布线图形63下的下硅氧化膜也会受到腐蚀。因此，在上或下布线图形68或63与下硅氧化膜62下的硅衬底61或多晶硅或硅化物(未示出)的另一布线图形之间会出现电流的泄漏。在最坏的情况下，会引起短路的出现。这导致了可靠性的降低和产量的下降。
考虑到上述情况，提出了在下布线图形的侧表面上形成保护膜。例如，在日本未审公告(JP-A)号226054/1992中公开了这种结构，在此将对其加以描述。
参见图3，这种类型的常用半导体器件包括硅衬底71，下硅氧化膜72，下布线图形73，中间硅氧化膜76作为层间绝缘膜，和上布线图形77。上和下布线图形77和73可通过在中间硅氧化膜76中所形成的通孔760而相互连接。保护膜74形成在下布线图形73的侧表面上。由于该结构，略偏出通孔所形成预定位置之外的腐蚀会由于保护膜74的存在而终止。因此，不仅与下布线图形73侧表面之一相邻的中间硅氧化膜76部分而且下布线图形73下的下硅氧化膜72均可完全地防止错误地腐蚀。在上述公开中，保护膜74是由非晶硅组成的。可替换地，保护膜74还可以由高熔点金属组成，如W和Mo，或其硅化物。高熔点的金属或其硅化物可用以在下布线图形73由Al合金组成的情况下改善耐应力迁移和耐电迁移的特性。例如，在日本未审公告(JP-A)号58228/1990中，公开了保护膜74由高熔点的金属或其化合物组成。
现将参照附图对本发明的一些实施例进行描述。
参见图4，按照本发明第一实施例的一种具有多层互连结构的半导体器件，其包括硅衬底11，其上形成有器件区域(未示出)，下硅氧化膜12，用以覆盖硅衬底11的上表面，和在下硅氧化膜12上形成的第一布线图形15。第一布线图形15包括以前锥形状形成Al合金膜13(主布线金属)，和在Al合金膜13的两侧表面上形成的高熔点金属膜或高熔点的金属化合物膜14(辅助布线金属)。第一布线图形15具有侧表面，其基本垂直于硅衬底11的上表面。在下硅氧化膜12上形成中间硅氧化膜16，其可作为下布线图形15和上布线图形18(将在后面加以描述)之间的层间绝缘膜，用以覆盖第一布线图形15的侧表面和上表面。中间硅氧化膜16具有平面化上表面。在中间硅氧化膜16的所需位置上，形成通向第一布线图形15的通孔160。该通孔160具有的宽度(附图中用S表示)分别大于主布线金属13的顶端(1)和小于底端(L)的宽度。由于该结构，可防止通孔160超越第一布线图形15。通孔160可由高熔点金属的导体金属17加以填充。Al合金的第二布线图形18可形成在导体金属17上。
下面，将参照图5A至5E以及6A到6D来描述按照本发明第一实施例制造半导体器件的方法。
首先参见图5A，带有器件区域(未示出)的硅衬底11其上形成有下硅氧化膜12。在下硅氧化膜12上，形成中间硅氧化膜161作为图4所示中间硅氧化膜16的第一半，其厚度对应于第一布线图形15的厚度。然后，在形成第一布线图形15的位置上在第一中间硅氧化膜161上形成槽161a。值得注意，槽161a具有矩形截面和基本垂直于硅衬底11上表面的侧壁。在第一中间硅氧化膜161下可形成硅化物膜(未示出)，以便于自动地终止腐蚀到形成槽161a的预定位置以外。
下面参见图5B，通过溅射淀积高熔点金属膜或高熔点金属化合物膜14(下面将统称为高熔点金属膜)。在溅射过程中，硅衬底11相对于溅射靶倾斜，使得高熔点金属膜14以一定梯度地淀积在槽161a的侧壁上。特别是，高熔点金属膜14基本不会淀积在其底端周围的槽161a侧壁上，并且其淀积厚度会向顶端逐渐增加。由此，在槽161a侧壁上所形成的辅助布线金属膜14具有在槽161a顶端上最大厚度，并且向槽161a的底端逐渐变小。
参见图5C，通过溅射淀积Al合金膜13。在溅射过程中，硅衬底11被加热，用以使通过溅射而淀积的Al合金膜13流体化，使得槽161a可由Al合金膜13来填充。
参见图5D，在第一中间硅氧化膜161上的Al合金膜13和高熔点金属膜14可通过化学机械抛光(CMP)来抛光，使得Al合金膜13和高熔点金属膜14留在槽161a内。通过进一步抛光，可使第一中间硅氧化膜161的上表面平面化。结果，槽161a可用由作为主和辅布线金属的Al合金膜13和高熔点金属膜14组成的第一布线图形15来填充。
如图5E所示，通过化学汽相沉积法(CVD)可形成第二中间硅氧化膜162，其可作为图4中中间硅氧化膜16的第二半。
参见图6A，在第二中间硅氧化膜162的所需位置上形成通向Al合金膜或主布线金属13的通孔160。在第一布线图形15的横向方向上的通孔160的宽度分别大于和小于主布线金属13的顶端和底端的宽度。由于该结构，可防止通孔160超越第一布线图形15。
参见图6B，通过普通溅射淀积一较小厚度的第二高熔点金属膜171，其可作为图4中导体金属17的一部分。在第二高熔点金属膜171上，通过低压CVD(LPCVD)法淀积第三高熔点金属膜172，其可作为导体金属17的另一部分，其方法在阶形表面的覆盖方面十分优异。通孔160可由第三高熔点金属膜172来填充。
参见图6C，第三和第二高熔点金属膜172和171可通过干式腐蚀来蚀刻，直到第二中间硅氧化膜162的上表面露出。结果，在通孔160上只保留有第二和第三高熔点金属膜171和172，其可用作导体金属17，其由大量高熔点金属组成。
参见图6D，通过溅射而淀积Al合金膜181，然后形成所需形状的图形，以用作第二布线图形18。由此，完成由Al合金布线图形13和18组成的两层互连结构。
再参见图4，将描述具有该实施例多层互连结构的半导体器件的操作。
在导体金属膜或高熔点金属膜17与第一布线图形15之间的接合处上，电流主要流过主布线金属或Al合金膜13的上部。另外，电流还通过辅助布线金属或高熔点金属膜14流过与Al合金膜每侧表面相邻的区域。在Al合金膜13的表面上，会粘接氧化铝和其它在为形成通孔160而干腐蚀过程中所产生的沉淀。这些沉淀可能会直接地增加Al合金膜13与高熔点金属膜17之间的连接电阻。另一方面，高熔点金属膜14和17之间的连接电阻不会变高。因此，由于高熔点金属膜14嵌于Al合金膜13与高熔点金属膜17之间，所以使Al合金膜13侧表面上的连接电阻较稳定。由此，在与Al合金膜13侧表面上不形成高熔点氧化膜14并且Al合金膜的上部只连接于高熔点金属膜17上的情况相比较，由于Al合金膜13的侧表面也通过高熔点金属膜14而连接于高熔点金属膜17上，所以使第一布线图形15与高熔点金属膜17之间的总连接电阻在本实施例中较低并且稳定。
将Al合金膜13的顶端宽度，Al合金膜13的底端宽度，和在第一布线图形15横向上的通孔160底端宽度分别表示为1，L和S。在本实施例中，保持关系1＜S，使得Al合金膜13和高熔点金属膜17的侧表面通过高熔点金属膜14而可靠地连接。另外，保持关系L＞S，使得即使偏离第一布线图形15达到允许量(L-S/2)而形成通孔160，仍可防止通孔160超越第一布线图形15。
为了便于实施第一实施例，将更加详细地进行描述，列举出特定的数值。
再参见图5A，带有器件区域(未示出)的硅衬底11的上面可覆盖下硅氧化膜12。在下硅氧化膜12上，可淀积第一中间硅氧化膜161，其厚度对应于第一布线图形15约为0.5μm。然后，在形成第一布线图形15的位置上在第一中间硅氧化膜161上形成槽161a。为了使槽161a具有矩形截面，槽161a的两侧壁要垂直于硅衬底11的上表面。
硅化物膜(未示出)可形成在第一硅氧化膜161的下面，以用作腐蚀阻挡膜。特别是，为了形成槽161a，第一中间硅氧化膜161可通过使用由C4F8和CO混合物组成的腐蚀气体进行干式腐蚀。如果如上所述形成硅化物膜的话，腐蚀可通过硅化物膜而终止，使得槽161a可由优良的控制能力而精确地形成。
然后，参见图5B，作为高熔点金属膜14的钨膜可通过溅射而淀积100nm的厚度。在溅射过程中，硅衬底11相对于溅射靶倾斜45°并且转动。以这种方式，使在槽161a的每个侧壁上所淀积的钨膜14由于部分隐藏在槽161a的周缘部分后而在槽161a的底端上很薄。结果，在每个侧壁上所淀积的钨膜14在槽161a的顶端上具有100nm的厚度，并且向槽161a的底端逐渐变薄。假设槽161a具有0.4μm的宽度，在底端上的槽161a的每个侧壁上所形成的钨膜14为10nm或以下那么薄。由此，钨膜14基本上不会淀积在底端上。
参见图5C，加于Al中0.5％Cu的AlCu合金可淀积成为Al合金膜13。特别是，在将硅衬底11保持在不高于100℃温度下的条件下，可首先淀积AlCu合金膜13，其厚度约为0.2μm。然后，将硅衬底11加热到400℃左右的温度。然后，将淀积速率降到0.2μm/min，用以形成0.4μm厚度的AlCu合金膜13。此时，AlCu合金膜13可流动，用以完全填充槽161a。
参见图5D，通过使用含有二氧化硅颗粒的浆料而由CMP方法对AlCu合金膜13进行抛光，直到露出钨膜14。然后，通过使用含有氧化铝微粒的浆料，将钨膜14进行抛光，直到露出第一中间硅氧化膜161的上表面。以这种方式，在槽161a内只保留AlCu合金膜13和钨膜14，以用作第一布线图形15。
参见图5E，通过等离子CVD法淀积第二中间硅氧化膜162。该第二中间硅氧化膜162具有作为嵌于第一和第二布线图形15和18之间的层间绝缘膜所需的厚度。在这里，厚度等于0.8μm。
参见图6A，通过普通的光刻和干式腐蚀而在第二中间硅氧化膜162上形成通孔160，使其通向第一布线图形15。在第一布线图形15横向上的通孔160的宽度等于其底端上的0.3μm。因此，如果通孔160精确地定位的话，在AlCu合金膜13的每侧上会露出0.05μm宽度的钨膜14。通孔160在本实施例中具有正方形平面。然而，在第一布线图形15的长度方向上的通孔160的大小不特别限制。
下面参见图6B，淀积50nm厚度的另一钨膜，使其成为第二高熔点金属膜171。然后，通过LPCVD法，其中六氟化钨(WF6)可由氢来还原，可淀积0.4μm厚的再一钨膜钨膜，使其作为第三高熔点金属膜172。通孔160可用钨膜172进行填充。
如图6C所示，可对钨膜171和172的整个表面进行腐蚀，直到露出第二中间硅氧化膜162的上表面。结果，在通孔160中只保留钨膜171和172。
代替干式腐蚀，可通过使用含有氧化铝微粒浆料的CMP法来除去第二中间硅氧化膜162上的钨膜171和172。
参见图6D，通过溅射可淀积大约0.8μm厚度的AlCu合金膜，其具有0.5％的Cu加于Al中，其可作为Al合金膜181。然后，通过普通光刻和干式腐蚀，将AlCu合金膜181构图形成所需形状，以用作第二布线图形18。通过上述步骤，可完成由Al合金布线图形组成的两层互连结构。
继续参见图6D，将描述本实施例的操作和效果。
在钨膜171和172与第一布线图形15之间的结合面上，电流主要流过AlCu合金膜13的上部。电流还通过钨膜14流过与AlCu合金膜13每侧表面相邻的区域。由于钨膜171和钨膜14是同样材料，所以其间的连接电阻较小。因此，总的连接电阻相对于AlCu合金膜13和钨膜14之间的大连接区域会降低。例如，假设通孔具有0.3μm的正方形平面。在象现有技术一样只将作为第一布线图形的AlCu合金膜的上部连接于钨膜17的情况下，连接电阻大约等于4Ω。而另一方面，在本实施例中，连接电阻等于约3Ω。由此，按照本发明可以减小连接电阻。
如图6A所示，AlCu合金膜13会在通孔160的底部上露出。在这种情况下，在AlCu合金膜13的上表面上会形成氧化铝。进一步地，在通孔160形成过程中由第二中间硅氧化膜162过腐蚀所造成的淀积可粘接于AlCu合金膜13上。因此，如果只有AlCu合金膜13的上表面连接于钨膜17上的话，连接电阻会增加，并且在最坏的情况下，会出现线路中断。另一方面，AlCu合金膜13的侧表面在本实施例中也会通过钨膜14连接于钨膜17上。因此，即使AlCu合金膜13上表面上的连接电阻较高，总的连接电阻也会较低。由此，可避免线路中断。
在本实施例中，第一布线图形15具有0.4μm的宽度，并且通孔160具有0.3μm的宽度。因此，即使通孔160的定位偏离第一布线图形15的间隔达到0.05μm，仍可防止通孔160超越第一布线图形15。
如上所述，在AlCu合金膜13的每个侧表面上可形成钨膜14。然而，钨膜14的侧壁垂直于硅衬底11的上表面，并且第一布线图形15基本上具有与AlCu合金膜13底端相等的宽度。因此，不会出现短路。
与现有技术相比，其中AlCu合金膜本身的侧表面是竖直的，本实施例中的AlCu合金膜13具有向前锥形，因此在截面上比现有技术要小。结果，在本实施例中的AlCu合金膜13本身的导线电阻与现有技术相比会增加10-15％。然而，具有0.4μm宽度和0.5μm厚度的布线图形的电阻会增加1Ω或以上，这需要使布线图形的长度等于50μm或以上。由此，如果将布线图形按50μm分段的话，并且如果每个分段的部分含有至少一个通孔的话，布线图形的整个电阻在本实施例中要比现有技术低。进一步地，在布线图形的宽度和厚度均较大的情况下，电阻的增加在本实施例中会比现有技术的小。
在本实施例中导线电阻的增加并不是局部的，但在整个长度上是均匀。因此，半导体器件的操作与现有技术相比难以阻止其中导线电阻在通孔的部分上局部地增加。
根据层间绝缘膜的应力，缺陷会出现在AlCu合金膜13的侧表面上。该现象被称为应力迁移。特别是，应力通常会集中在布线图形上部的角上，引起缺陷。在本实施例中，钨膜14会形成在AlCu合金膜13的侧表面上，并且向着侧表面的上部逐渐变厚。钨膜14可用以释放上述应力，使得在第一布线图形15上不会引起由于应力迁移而出现的缺陷。
现在，将对按照本发明第二实施例具有多层布线结构的半导体器件进行描述。第二实施例是第一实施例的改进。特别是，可完成类似于图5A至5E和6A所示的一系列步骤，直到形成第一布线图形15，然后在第二中间硅氧化膜162的所需位置上形成通向第一布线图形15的通孔160。此后，如图7A所示，通过溅射淀积厚度在10至50nm之间的钛膜182。在没有钛膜182露于空气中的情况下，可在淀积速率约为1μm/min并且淀积温度为100℃或以下的条件下，通过溅射可依次地形成厚度在100和200nm之间的Al合金膜183。在将硅衬底11加热到350至400℃之间的温度以后，在0.1和0.2μm/min之间的淀积速率下，通过溅射可依次地形成厚度在0.5和0.8μm之间的Al合金膜183。由于在后一部分Al合金膜183形成过程中的温度，所淀积的Al合金膜183会流动，使得通孔160可由Al合金膜183来填充。
参见图7B，Al合金膜183和钛膜182可通过普通光刻和干式腐蚀来进行构图。由此形成第二布线图形18。
在本实施例中，通孔160可由具有低电阻的Al合金膜183进行填充，该膜具有低电阻和钛膜182与Al合金膜183之间以及钛膜182与钨膜14之间低连接电阻。因此，与第一实施例相比，其中是将钨膜171和172填充到通孔160中，第一布线图形15和第二布线图形18是以较低电阻进行连接的。
参见图8A至8C，将对本发明第三实施例进行描述该实施例是第一实施例的另一改进实施例。在第一实施例中，是将钨膜用作高熔点金属膜14。在本实施例中，是将钛化物膜14′用作高熔点金属膜的。除了上述以外，在本实施例中的步骤实质上类似于结合第一实施例所进行的描述，直到形成通孔160。在本实施例中，Al合金膜13和钨膜14可通过使用不同的浆料而由CMP法依次进行抛光。在本实施例中，钛膜14′可以采用类似于Al合金膜13的抛光方式进行抛光，如，使用相同的浆料。
参见图8A，在普通条件下，通过腐蚀第二中间硅氧化膜162来形成通向第一布线图形15的通孔160。在第二中间硅氧化膜162的腐蚀条件下，可腐蚀钛化物膜14′，使得在第二中间硅氧化膜162过腐蚀的情况下，还可腐蚀与Al合金膜13侧表面相邻的钛化物膜14′。
下面参见图8B，六氟化钨(WF6)可通过使用单硅烷(SiH4)来还原，用以只在通孔160上生成钨膜173。由此，通孔160可由钨膜173进行填充。
作为钨膜173的生成条件，可选择10-30mTorr，0.6和1.0之间的SiH4/WF6的比和200与250℃之间硅衬底11的温度。在上述条件下，钨膜173不会在第二中间硅氧化膜162上生成，而是在Al合金膜13和钛化物膜14′上生成。由此，可以只在通孔160上形成钛化物膜14′。
下面参见图8C，通过溅射可在(第二中间)硅氧化膜162上形成Al合金膜184。以后，以公知的方式将Al合金膜184构图，使其可用作第二布线图形18。
还是在本实施例中，Al合金膜13与钨膜173之间的接触区域是现有技术的两倍大小。因此，可以保证在通孔160上的连接电阻的减小。
参见图9A至9C，将对按照本发明第四实施例具有多层互连结构的半导体器件进行描述。
首先参见图9A，硅衬底31具有覆盖下硅氧化膜32的上表面。在下硅氧化膜32上，可通过溅射形成厚度在0.4至1.0μm之间的Al合金膜33。以后，通过等离子CVD法形成厚度在0.2至0.3μm之间的硅氧化膜39。然后，通过普通光刻和干式腐蚀，可将硅氧化膜39构图为对应于下布线图形的形状。由于将硅氧化膜39用作掩模，所以可使Al合金膜33经受干式腐蚀。当将氯气(Cl2)和氮气(N2)的混合物用作用于Al合金膜33的腐蚀气体时，在腐蚀过程中，会在Al合金膜33侧表面上出现膜淀积。因此，Al合金膜33的侧表面具有80-85度的向前锥形形状。
接着，如图9B所示，通过各向异性溅射法可淀积TiW膜34作为高熔点金属合金膜。当进行各向异性溅射时，所使用的可包括准直溅射，其中可将具有许多孔的准直板安置在溅射靶和衬底之间。相对于衬底倾斜入射的溅射粒子可通过准直板来捕获，同时以通常垂直于衬底的方向所入射的那些粒子可允许通过。可替换地，可使用长射程溅射，其中溅射靶与衬底之间的距离与普通溅射相比有所增加，例如，基本上等于靶的直径。溅射压力可选择在0.5mTorr或以下。采用上述设置，可使溅射粒子通常垂直入射到衬底上，而不会散射，直到其入射到衬底上为止。在通过如上所述的各向异性溅射可形成TiW膜34的情况下，首先在Al合金膜33的前锥形部分上形成TiW膜34。该膜逐渐生长成突出形状。一旦出现突起形状，不再在下侧上形成TiW膜。当依靠前锥形部分的锥角淀积厚度在0.1和0.3μm之间的TiW膜34时，在Al合金膜33的侧表面上所形成TiW膜34的侧壁相对于下硅氧化膜32(图9B)的上表面垂直或略微突起。
其后，将TiW膜34通过使用CF4气体的干式腐蚀经受各向异性腐蚀。结果，可除去在下硅氧化膜32上水平延伸的一部分TiW膜34，而只在Al合金膜33的侧表面上保留了TiW膜34。TiW膜34和Al合金膜33的结合形成第一布线图形35。第一布线图形35具有通常垂直于下硅氧化膜32上表面的侧壁。
然后，如图9C所示，形成中间硅氧化膜36，作为层间绝缘膜。以后，在中间硅氧化膜36上形成通向Al合金膜33的通孔360。以类似于其它实施例的方式，将通孔用钨进行填充，并且上布线图形由Al合金膜而形成。可替换地，可通过高温溅射在层间绝缘膜上形成Al合金膜，并且将其填充在通孔360中。可将在层间绝缘膜上的Al合金膜进行构图，以形成上布线图形(未示出)。
在前述实施例中，可在下布线图形主布线金属的侧表面上形成高熔点金属或其化合物膜。然而，不必在下布线图形主布线金属的侧表面上淀积高熔点金属膜，现将对其描述如下。
参见图10A和10B，具有多层互连结构的半导体器件包括硅衬底41和覆盖硅衬底41的下硅氧化膜42。在如图10A所示在下硅氧化膜42上形成Al合金膜43作为下布线图形使得其侧壁具有向前锥形形状以后，可形成中间硅氧化膜46，作为层间绝缘膜。以后，在层间绝缘膜46上形成通孔460，以露出Al合金膜43的上表面和其一部分侧壁。在Al合金膜48被淀积并由Al合金膜48填充通孔460以后，可将Al合金膜48构图，以形成上布线图形，如图10B所示。
还是在本实施例中，上和下布线图形之间的连接不仅可以在Al合金膜43的上表面上获得，而且还可以在Al合金膜43的侧壁上形成。因此，可获得低电阻。然而，在本实施例中，在Al合金膜43的侧壁上不形成高熔点金属的保护膜。这意味着，不会改善应力迁移特性。
在上述实施例中，可将Al合金用作主布线金属。然而，主布线金属不限于Al合金，其还可以为纯Al，Cu，或Cu合金。
作为在主布线金属的侧壁上所形成的高熔点金属膜，可以使用包括Ti，Mo和Cr来代替W。作为高熔点金属化合物膜，可以使用包括WN，MoN，WSix，TiSix，和TaSix来代替TiN和TiW。在某种情况下，均可获得类似效果。
本发明的第一个优点在于，即使通孔变细，在通孔上的连接电阻也可抑制得很低并保持稳定。由此，可以进一步使通孔变小。
这是因为，下布线图形的主布线金属具有前锥形状，在主布线金属的侧表面上形成有辅布线金属。采用该结构，使下和上布线图形可通过主布线金属的上表面和在主布线金属侧表面上所形成的辅布线金属来连接。
本发明的第二个优点在于，即使在主布线金属的侧表面上形成由高熔点金属和其化合物组成的保护膜，也可避免布线图形之间的泄漏电流或短路的出现。这使得可以减小线路间距。
这是因为，主布线金属是以前锥形状形成，并且形成保护膜，使得下布线图形整体具有的宽度基本上等于主布线金属的底端。由此，保护膜的存在完全不会使线路间距变窄。
权利要求
1．一种具有多层互连结构的半导体器件，包括具有前锥形截面的主布线金属的第一布线图形；覆盖所述第一布线图形的层间绝缘膜；在所述层间绝缘膜中所形成的开口，用以露出至少所述主布线金属的一部分侧壁和所述主布线金属的上表面；在所述开口中所填充的导体层；和在所述层间绝缘膜上所形成的第二布线图形，以连接于所述导体层。
2．如权利要求1所述的具有多层互连结构的半导体器件，其中所述第一布线图形进一步包括覆盖所述主布线金属侧壁的高熔点金属膜，所述第一布线图形作为整体，其具有的宽度等于所述主布线金属底端的宽度。
3．如权利要求2所述的具有多层互连结构的半导体器件，其中所述高熔点金属膜为选自由Ti，W，Mo，和Cr组成的组中的高熔点金属。
4．如权利要求1所述的具有多层互连结构的半导体器件，其中所述第一布线图形进一步包括覆盖所述主布线金属侧壁的高熔点金属化合物膜，所述第一布线图形作为整体，其具有的宽度基本上等于所述主布线金属的底端宽度。
5．如权利要求4所述的具有多层互连结构的半导体器件，其中所述高熔点金属化合物膜为选自由TiN，WN，MoN，TiW，WSix，TiSix，MoSix，和TaSix组成的组中的高熔点金属化合物。
6．如权利要求1所述的具有多层互连结构的半导体器件，其中所述第一布线图形的所述主布线金属和所述开口具有1＜S＜L表示的尺寸关系，其中1表示所述主布线金属上端的宽度，L表示所述主布线金属底端的宽度，和S表示所述开口底端的宽度。
7．如权利要求1所述的具有多层互连结构的半导体器件，其中所述第一布线图形的所述主布线金属是选自由Al，Al合金，Cu，和Cu合金组成的组中的金属。
8．一种具有多层互连结构的半导体器件的主布线金属包括具有前锥形截面的第一布线图形；覆盖所述第一布线图形的层间绝缘膜；在所述层间绝缘膜上所形成的开口，用以露出至少所述主布线金属的一部分侧壁和所述主布线金属的上表面；和在所述开口中并在所述层间绝缘膜上所形成的第二布线图形，以连接于所述主布线金属。
9．如权利要求8所述的具有多层互连结构的半导体器件，其中所述第一布线图形进一步包括覆盖所述主布线金属侧壁的高熔点金属膜，所述第一布线图形作为整体，其具有的宽度基本上等于所述主布线金属底端的宽度。
10．如权利要求9所述的具有多层互连结构的半导体器件，其中所述高熔点金属膜为选自由Ti，W，Mo，和Cr组成的组中的高熔点金属。
11．如权利要求8所述的具有多层互连结构的半导体器件，其中所述第一布线图形进一步包括覆盖所述主布线金属侧壁的高熔点金属化合物膜，所述第一布线图形作为整体，其具有的宽度基本上等于所述主布线金属的底端宽度。
12．如权利要求11所述的具有多层互连结构的半导体器件，其中所述高熔点金属化合物膜为选自由TiN，WN，MoN，TiW，WSix，TiSix，MoSix，和TaSix组成的组中的高熔点金属化合物。
13．如权利要求8所述的具有多层互连结构的半导体器件，其中所述第一布线图形的所述主布线金属和所述开口具有1＜S＜L表示的尺寸关系，其中1表示所述主布线金属上端的宽度，L表示所述主布线金属底端的宽度，和S表示所述开口底端的宽度。
14．如权利要求8所述的具有多层互连结构的半导体器件，其中所述第一布线图形的所述主布线金属是选自由Al，Al合金，Cu，和Cu合金组成的组中的金属。
15．一种半导体器件，其包括第一布线图形，层间绝缘膜，其覆盖所述布线图形并具有通向所述第一布线图形的通孔，和在所述层间绝缘膜上所形成的用以连接所述布线图形的第二布线图形，其中所述第一布线图形包括主布线金属和辅布线金属，所述主布线金属具有前锥形截面，使得所述主布线金属在其厚度方向上由底端向顶端在宽度上变窄，所述辅布线金属可覆盖所述主布线金属的所述表面并且具有基本平行于所述通孔深度方向的外侧表面，所述第一布线图形作为整体，其具有的宽度基本上等于所述主布线金属底端的宽度。
16．如权利要求15所述的半导体器件，其中所述半导体器件进一步包括在所述通孔中所填充的导体，用以将所述第一布线图形连接于所述第二布线图形。
17．如权利要求16所述的半导体器件，其中所述导体包括一部分，其可覆盖所述主布线金属的侧表面，并且可构成所述辅布线金属的一部分。
18．如权利要求15所述的半导体器件，其中在所述通孔中还可形成所述第二布线图形，用以连接于所述第一布线图形。
19．如权利要求18所述的半导体器件，其中所述第二布线图形包括一部分，其可覆盖所述主布线金属的侧表面，并且可构成所述辅布线金属的一部分。
20．如权利要求15所述的半导体器件，其中所述辅布线金属为高熔点金属。
21．如权利要求20所述的半导体器件，其中所述高熔点金属为选自由Ti，W，Mo，和Cr组成的组中的高熔点金属。
22．如权利要求15所述的半导体器件，其中所述辅布线金属为高熔点金属化合物。
23．如权利要求22所述的半导体器件，其中所述高熔点金属化合物为选自由TiN，WN，MoN，TiW，WSix，TiSix，MoSix，和TaSix组成的组中的化合物。
24．如权利要求15所述的半导体器件，其中所述第一布线图形的所述主布线金属和所述开口具有1＜S＜L表示的尺寸关系，其中1表示所述主布线金属上端的宽度，L表示所述主布线金属底端的宽度，和S表示所述开口底端的宽度。
25．如权利要求15所述的半导体器件，其中所述第一布线图形的所述主布线金属是选自由Al，Al合金，Cu，和Cu合金组成的组中的金属。
全文摘要
一种具有多层互连结构的半导体器件,其包括由具有前锥形状的主布线金属组成的布线图形,和在主布线金属的侧表面上所形成的高熔点金属的辅布线金属。布线图形整体具有的宽度基本上等于主布线金属底端的宽度。在淀积硅氧化膜以后,可在硅氧化膜上形成通孔。在其底端上的通孔的宽度分别大于和小于主布线金属的上表面和下表面的宽度。
文档编号H01L23/528GK1204154SQ9810134
公开日1999年1月6日 申请日期1998年4月8日 优先权日1997年4月8日
发明者山田义明 申请人:日本电气株式会社