专利名称：半导体集成电路及其设计方法
技术领域：
本发明涉及一种半导体集成电路及其一种设计方法，更具体地说其涉及一种利用一种自动设计及布线程序将垫块宏配置于一个芯片的外围部分而将硬件宏和标准单元配置于芯片的内部的半导体集成电路，及其一种设计方法。
近年来一种利用一个具有标准高度的标准单元的自动设计方法已被广泛地应用于在一种被称为ASIC的半导体集成电路装置的设计中。由于封装标准，诸如防止闭锁破坏，静电破坏及噪声之类的措施等原因，使得输入端，输出端，输入/输出端以及与之相关的外围元件的设计比内部芯片的设计有着更多的限制。因此，在很多情况中输入和输出端被制成诸如垫块之类的硬件宏。
图1所示为一种利用上述垫块所配置的半导体集成电路装置的平面视图。芯片区被粗略的分为两部分；一个其中配置有垫块的衬垫区401及一个其中配置有其它电路的内部区402。在内部区402中，配置有诸如一个ROM，一个RAM及一个A/D转换器的硬件宏403，和一个标准单元404。在内部区402与各个垫块405之间分别配置有输入和输出接线(未示出)。
垫块405的内部如图2所示。标号501表示一个用于导线焊接的衬垫，标号502表示一个具有静电破坏保护功能的输出缓冲器/保护电路，标号503表示一条用于将衬垫501连到输出缓冲器/保护电路502的接线。标号504表示一个用于防止闭锁的护圈，标号505表示一个用于驱动输出缓冲器/保护电路502的内部电路，而标号506表示一条用于将输出缓冲器电路连到内部电路505的接线。
图3所示为垫块设计的另一个示例。其例示了其中内部电路与垫块分开的情况。标号601表示一个焊盘，标号602表示一个输出缓冲器/保护电路，标号603表示一条用于将衬垫601连到该输出缓冲器的接线。标号604表示一个用于防止闭锁的护圈，标号605表示一个其中禁止元件和其它块的设计的配置禁止区。
现在，将说明在图3中的所示的硬件宏中提供配置禁止区605的原因。在配置内部电路时，需要在护圈及缓冲器电路之间留有预定的距离以防止闭锁。在图2所示的示例中，内部电路的一部分被合并到垫块中，而在输出缓冲器电路与内部电路之间保持有一定的距离。因此，在配置集成电路芯片时不需要考虑此距离。然而另一方面，在图3所示的示例中，内部电路与垫块相互分开，因此不论哪个块与垫块相邻均需要保持距离。因此，有必要事先提供一个禁止区以配置内部电路块。
在准备好所需垫块，硬件宏和一个标准单元之后，便可以通过图4流程图所示的步骤来配置此集成电路。首先，步骤S1中，根据预期的芯片尺寸及所要使用的封装计算出衬垫最佳位置坐标。随后在步骤S2中将垫块配置在最佳位置坐标上。步骤S3中将硬件宏配置在内部电路中。在步骤S4中设置诸如电源线的特殊接线之后，步骤S5中对整个芯片执行一种自动配置布线。在布线过程中，使用了预定布线层，如X方向上的第一布线层及Y方向上的第二布线层。
图5所示为显示了一种其中内部区802被连到图2所示的垫块上的布线状态示意图。如该图所示，从内部区802中引出接线的端口和那些从其将接线引入到内部区802中的端口，不必一定与对应的垫块相邻。具体地说，当采用价格较低的芯片时，布线层被限制为两层或诸如此类以降低产品成本。由此，只允许接线穿过内部区的有限的一部分，而用于从垫块引出接线及用于将接线引入垫块中的端口有时会离对应垫块相当远。其结果是，如图5所示，有必要提供一个用于迂回内部区802与垫块801之间接线的区域。在集成电路尺寸变得越来越小，内部设计也越来越小的情况下，用于在垫块周围配置接线的区域的大小对芯片尺寸有很大的影响。考虑此因素，高效地配置垫块的外围部分便变得十分重要，而图5所示的迂回电路布线区将大大地减小芯片的面积。
图6所示为一种使用了图3所示的垫块时的设计的另一个示例。垫块901的每一个均提供有一个具有一个护圈903的配置禁止区904。在垫块901的内部配置有一个内部电路905。内部电路905通过一条接线及一个通孔连到内部区902的电路上。
图3所示类型的垫块被配置成与内部电路相互分开。因此，为了配置集成电路芯片，垫块和内部电路块应该成对的配置。因此如图6所示，可以利用内部电路块与垫块的护圈903之间的设计禁止区904来进行布线。然而在此方法中，不仅需要在内部电路905和内部区902之间提供一个布线区，而且由于需要将一个用于配置内部电路块的步骤加到一个用于所配置的垫块的步骤上，使得步骤数目有所增加。
因此，本发明的一个目的是提供一种半导体集成电路装置及其一种设计方法，该方法能够通过使用一个带有事先并入其中的内部电路的元件配置禁止区的一个垫块而避免了由于在设计过程中提供一个元件配置禁止区所造成的不便，并能够通过减小布线区的大小来减小芯片的面积。
本发明的目的可以通过使用这样一些垫块，这些垫块不用于元件配置禁止区(在该区中禁止配置元件以防止闭锁)中内部布线的所有布线中的至少两层上，并通过在设计过程中设置使所述垫块内部电路与上述元件配置禁止区中的内部区域相连接的布线来实现。
具体地说，根据本发明的一个半导体集成电路装置包括用于提供电路的芯片内部区；提供于该芯片的外围部分的一个或一组垫块。所述每个垫块均包括一个输入/输出衬垫；一个包括保护电路的外围电路；一个内部电路；所述外围电路与所示内部电路之间的一个元件配置禁止区，在所示元件配置禁止区中禁止进行元件配置；及一个在所述元件配置禁止区中提供的一个用于将所示外围电路连到所示内部电路的内部块接线。至少有两个布线层将所述垫块至少一部分的内部电路连到所述内部区的电路上，所述布线层穿过所述垫块中所提供的元件配置禁止区。
此外，根据本发明的一种半导体集成电路装置设计方法是一种使用一个自动设计及布线程序的半导体集成电路设计方法，此方法的特征在于包括如下步骤设计一个具有一个输入/输出衬垫的垫块宏，一个包括一个保护电路的外围电路及一个提供于芯片外围部分上的并具有一个其中禁止配置元件的元件配置禁止区的内部电路，该区域提供于外围电路与内部电路之间，一个在此元件配置禁止区中提供的连接外围电路与内部电路的内部块；在芯片内部设计一个内部区电路；以及设计分别连接这些电路的接线，其中内部块接线没有使用自动设计及布线程序所使用的接线中的至少两个布线层；而在垫块宏中所提供的元件配置禁止区内部由自动设计及布线程序设计一条用于连接垫块宏中的内部电路的至少一部分与内部区电路的接线。
在本发明中，存在有一个其中不能提供元件以防闭锁的区域。在此区域中，使用了一个具有至少两个未被内部块布线所采用的布线层。当执行一个用于集成电路芯片的自动设计及布线程序时，这些尚未被使用的布线层可以被自由地使用。由此，无论垫块被配置在何处，该程序均能够被执行，而必要的接线能够利用垫块中的上述区域被配置。因此，根据本发明，其能够避免出现为在垫块周围布线而不得不提供一个浪费区域的情况，从而能够实现一种诸如ASIC的面积较小的半导体集成电路装置。
图1所示为一个用于说明常规设计方法的芯片的设计图；图2所示为常规设计方法中所使用的一个垫块的设计图；图3所示为常规设计方法中所使用的一个垫块的设计图；图4所示为用于说明一个芯片的设计过程的流程图；图5所示为用于说明常规情况缺点的设计图；图6所示为用于说明常规情况缺点的设计图7所示为根据本发明的第一实施例中所使用的一个垫块的设计图；图8所示为由根据本发明的第一实施例的设计方法所配置的一个芯片的设计图；图9所示为根据本发明的第二实施例的设计方法中所使用的一个垫块的设计图。
接下来将参照附图对本发明的优选实施例进行详细地说明。图7所示为根据本发明的第一实施例中的一个半导体集成电路装置垫块的示意图。图8所示为通过根据本发明的第一实施例的设计方法配置的一个芯片的示意图。在实施第一实施例之前，两个导电层，即第一层A1和第二层A1被用作自动设计及布线程序中的布线层。
接下来将对图7所示的垫块201的内部构造进行说明。垫块201被配置在芯片的外围部分上，而在该芯片内部提供了一个内部区205。在这些垫块201的每一个中，在内部区205侧提供有一个内部电路105，而在内部区205的外侧则提供有一个元件配置禁止区108。在区域108的外侧配置有一个具有静电故障保护功能的输出缓冲器/保护电路102，而在电路102的外侧则配置有一个用于焊线的衬垫101。标号103表示一条用于连接衬垫101和输出缓冲器电路102的接线，标号104表示一个用于防止闭锁的护圈。
在本实施例中，为连接输出缓冲器电路102与内部电路105，在元件配置禁止区108中形成有一个多晶硅层106。在输出缓冲器/保护电路102和内部电路105之间，提供有其中禁止配置晶体管及诸如此类采用扩散层的元件的区域108。在本实施例中，此区域108被用于用多晶硅层来连接该块中的电路。多晶硅阻抗较高的缺点可以通过增大多晶硅层宽度的方法来进行补偿。其结果是，在输出缓冲器电路102和内部电路105之间既没有用到第一层A1，也没有用到第二层A1。
提供了一个接线端107，以接通一条从芯片的内部区205的电路连到垫块的内部电路的接线。即，来自内部电路105的接线被如此设计以使其能够被引出到芯片的内部区及芯片的外部区。
接下来，将给出一种使用图7所示的垫块210的集成电路芯片设计方法。在事先准备好必要的垫块，硬件宏和一个标准单元之后，便可以通过图4所示流程图的步骤来进行芯片设计。步骤S1中，根据一个预期的芯片尺寸和一个将被使用的封装计算出衬垫最佳位置坐标。步骤S2中，将垫块配置在此最佳位置坐标上。步骤S3中，硬件宏被配置在内部区中。步骤S4中，诸如电源线的一些特殊接线被连通。此后，步骤S5中，对整个芯片执行自动设计及布线程序。
执行完自动设计及布线程序之后垫块周围的接线如图8所示。图8中，一排接线被分别从芯片的内部区的电路部分连到三个垫块的每一个上。第一层A1和第二层A1被分别用于X方向(图8中的水平方向)和Y方向(图8中的垂直方向)上的接线。第一层A1和第二层A1通过一个通孔207彼此相连。在本设计方法所使用的垫块201中，没有用到作为如图1所示的内部电路105与输出缓冲器/保护电路102之间的布线层的第一层A1和第二层A2。这使得在用于芯片设计处理的自动布线程序中能够任意地将此区域用于芯片布线。
利用在内部电路105中的多个接线端107中更靠近于内部区205一侧的接线端，其还能够建立到芯片的内部区205的电路的连接。可以只使用内部区205侧的接线端107，也可以使用全部的接线端107。如果使用的是内部区205侧的接线端，为了配置接线，其优选使用的是一个允许在垫块201和内部电路105之间沿X方向进行布线的布线区。即使以此方式提供了一个布线区，与常规情况相比，其也能够减小一个仅用于布线区的区域的面积，从而实现了高集成度芯片。
图9所示为在根据本发明的第二实施例中的一个半导体集成电路装置所使用的一个垫块202的设计图。在实施本实施例之前，三个导电层，即第一层A1，第二层A1及第三层A1被用作一种芯片自动设计/布线程序中的布线层。在执行完自动设计及布线程序之后沿垫块周围所进行的布线与图8所示的第一实施例相同。
接下来将对图9所示的垫块的内部构造进行说明。标号301表示一个用于导线焊接的垫块，标号302表示一个输出缓冲器/保护电路，标号303表示一条用于将衬垫连到输出缓冲器电路的接线，标号304表示一个用于防止闭锁的护圈，而标号305表示一个内部电路。标号306表示用于连接输出缓冲器302与内部电路305的第一层A1。输出缓冲器/保护电路302与内部电路305之间的区域不能配置那些采用了扩散层的元件如晶体管以防闭锁。在本实施例中，此区域中的第一层A1被用于连接输出缓冲器电路与内部电路305。
其结果是，在输出缓冲器/保护电路302与内部电路305之间，既没有用到此自动设计及布线程序中的布线层中的第二层A1，也没有用到第三层A1。因此，自动设计及布线程序能够利用此区域中的第二层A1和第三层A1来配置一些必要的接线。其应注意到的是提供了一个接线端307以接通一条从芯片内部的电路连到垫块的内部电路305的接线。
通过执行图9所示的利用垫块的集成电路芯片自动设计及布线程序，垫块周围的布线与在第一实施例的情况中图2所示的相同。
第二实施例特征在于由于用于连接输出缓冲器/保护电路302和内部电路305的布线层使用的是阻抗低于多晶硅的第一层A1，一条接线的宽度可以被制作得更小因而可以提供更多的接线。
权利要求
1．一种半导体集成电路装置，其特征在于包括用于提供电路的芯片内部区；提供于芯片的外围部分的一个或多个垫块，所述垫块的每一个均包括一个输入/输出衬垫；一个含有一个保护电路的外围电路；一个内部电路；一个配置在所述外围电路和所述内部电路之间的元件配置禁止区，在所述元件配置禁止区中禁止配置元件；及在所述元件配置禁止区中提供的一个内部块接线，其用于将所述外围电路连到所述内部电路上；及至少将所述一部分垫块的电路连到所述内部区的电路上并穿过所述垫块内所提供的元件配置禁止区的至少两个布线层。
2．如权利要求1所述的半导体集成电路装置，其特征在于所述内部区的电路具有根据一种标准单元系统设计的一个块或被配置为一个硬件宏的一个块及根据该标准单元系统设计的一个块。
3．如权利要求1所述的半导体集成电路装置，其特征在于所述内部块接线由一个多晶硅层构成，而连接所述内部电路与所述内部区的电路的所述接线由一个第一层A1和一个第二层A1构成。
4．如权利要求1所述的半导体集成电路装置，其特征在于所述内部块由一个第一层A1构成，而连接所述内部电路与所述内部区的电路的所述接线由一个第二层A1和一个第三层A1构成。
5．使用一种自动设计及布线程序的半导体集成电路设计方法，其特征在于所述方法包括如下步骤设计一个具有一个输入/输出衬垫的垫块宏；一个外围电路，其包位于芯片的外围部分的一个保护电路及一个内部电路并具有一个其中禁止配置元件的元件配置禁止区，所述元件配置禁止区提供于外围电路与内部电路之间，一个提供于元件配置禁止区中的将外围电路与内部电路连在一起的内部块；在一个芯片内设计一个内部区电路；及设计分别与这些电路相连的接线，其中所述内部块不使用由所述自动设计及布线程序所用的接线中的至少两个布线层；及由所述自动设计及布线程序在提供于所述垫块宏中的元件配置禁止区内设计一条连接所述垫块宏内的至少一部分内部电路与所述内部区电路的接线。
6．如权利要求5所述的半导体集成电路设计方法，其特征在于在所述垫块宏中所提供的内部电路的一个芯片内侧和一个芯片外侧上提供了用作接线引出端口的接线端。
全文摘要
一个垫块由一个衬垫,一个输出缓冲器电路和一个内部电路提供。内部电路和输出缓冲器电路之间的区域用作一个元件配置禁止区。在此区域中,内部电路和输出缓冲器电路彼此相连。内部电路利用穿过元件配置禁止区的至少两个布线层连到一个形成于芯片的一个内部区中的电路上。通过在垫块中所提供的元件配置禁止区中设计将垫块内的内部电路连到芯片的内部区中的电路上的接线,其能够减小布线所需的空间,由此实现了一个高集成度的装置。
文档编号H01L21/70GK1220490SQ9812528
公开日1999年6月23日 申请日期1998年12月15日 优先权日1997年12月15日
发明者平井昌彦 申请人:日本电气株式会社