专利名称：使用氯等离子体的半导体衬底的改进的氧化工艺的制作方法
技术领域：
本发明一般涉及半导体衬底的氧化，特别涉及半导体的制造期间硅、锗或它们的组合的氧化。
在集成电路制作在半导体衬底上的各阶段，需要形成覆盖氧化物的区域。通常半导体衬底为硅，需要的覆盖氧化物为二氧化硅。硅的氧化为与热有关的工艺，通常在900-1050℃之间的温度进行。现已知在这些温度硅的热氧化速率还取决于许多参数，包括但不限于Si的晶向；Si的掺杂程度；汽相中存在的卤素杂质(Cl、HCl、TCA、TCE)；生长期间的压力；生长期间存在的等离子体；以及生长期间存在的光子通量。除了氧化步骤期间在汽相中使用卤素以外，现在还公知的是使用离子注入选择性地将卤素离子注入到硅中，以提供氧化步骤期间注入区域与非注入区域的同时差异(较大的)氧化。
然而硅氧化通常使用的高温在半导体制造的某个阶段存在着不足。例如，高温会产生不希望的掺杂剂扩散，反过来降低了半导体器件的性能。由此，对于阱掺杂剂就位之后，或产生源和漏扩散区域之后进行的任何氧化步骤，氧化步骤产生由于扩散掺杂剂重新分布引起的不希望的效应。
例如，图形腐蚀之后，例如多晶硅栅的反应离子腐蚀(RIE)，器件结构中的某些结构需要氧化步骤以修复不需要的腐蚀结构或缺陷。这些缺陷经常发生在器件的侧壁或非平面结构上。
现在参考
图1-4，示出了腐蚀栅结构20的工艺。如图1所示，典型的半导体晶片9可以包括衬底11中的掺杂阱10，阱上的栅介质或氧化层12，以及设置在栅氧化层顶部的多晶硅层14。制造构图的栅结构20(图4中所示)的典型工艺包括将光刻胶18施加在多晶硅层14上，如图1所示。然后将光刻胶18曝光并显影为露出区域22的图形，如图2所示。露出区域22下面的层将在如RIE等的腐蚀工艺中除去，而保护性光刻胶18’下面的层没被除去。
RIE以基本上各向异性或垂直的方式除去露出区域22，产生保护性光刻胶18’下面隔离的栅结构20，如图3所示。通常要从器件结构中形貌结构上完全除去所有不需要的多晶硅栅材料，使用定时或终点的“过腐蚀”。在所述过腐蚀期间，从栅多晶硅层的边缘15的下面腐蚀掉栅多晶硅层14下面的薄栅氧化层12，在侧壁26产生钻蚀24。侧壁26对于器件的可靠性很重要(这里电场，由此氧化物损伤最严重)，所以在进行进一步的处理之前必须在侧壁26上重新生长栅氧化物12。通常，除去光刻胶18，侧壁氧化工艺氧化了多晶硅栅边缘15和相邻的区域。侧壁氧化物填充了图3的栅氧化物12中的钻蚀24，通常形成修复的栅氧化物112，如图4所示。侧壁氧化之后图4所示的栅氧化物112通常比图3的初始栅氧化物12厚。以后将除去超出栅多晶硅层14正下方部分以外的修复的栅氧化物12的多余部分。
所述侧壁氧化通常使用高温氧化(900-1050℃)。由于在阱10中完成所有的掺杂之后进行高温氧化，因此高温会使掺杂剂扩散，潜在地降低了器件的性能。
鉴于现有技术的不足，需要一种使掺杂剂扩散最小化的硅氧化工艺。
本发明涉及一种半导体衬底的热氧化的工艺，该工艺包括将衬底暴露到氯等离子体，然后在氧化环境中加热衬底。加热步骤还包括在750℃和850℃之间的一个温度进行加热。
本发明还涉及多个晶向的同时热氧化，该工艺包括将多个晶向同时暴露到氯等离子体，然后在氧化环境中同时加热多个晶向。
应该明白以上概括性说明和下面详细的介绍都是示例性的，而不是限定本发明。
当结合附图阅读时，从下面详细的说明中可以更好地理解本发明。应该强调，根据通常的做法，图中各结构没有按比例画出。相反，为清楚起见，各结构的尺寸任意地扩大或缩小。附图包括以下内容图1为现有技术的半导体器件的各层的剖面示意图；图2为光刻胶曝光并显影之后图1的半导体器件的剖面示意图；图3为RIE步骤之后图2的半导体器件的剖面示意图；图4为氧化层重新生长之后图3的半导体器件的剖面示意图；图5为本发明一个示例性工艺的流程图；图6为根据本发明的示例性实施例处理的图3的半导体器件的剖面示意图；图7为表示氧化之后掺杂剂浓度相对于掺杂区域的深度的曲线图；图8为衬底上pFET和nFET结构的剖面图，其中p+扩散区域与pFET栅相邻；图9为根据本发明的一个示例性实施例在p+扩散区域上产生保护性氧化层之后图8的pFET和nFET结构的剖面图；图10为进一步的处理步骤之后图9的结构剖面图；图11为本发明的工艺适用于图8-10中示出的示例性实施例的流程图；图12为根据本发明的第二示例性实施例的圆柱形垂直栅结构的剖面示意图；图13为图12的圆柱形垂直栅结构的平面图。
现在参考附图，其中类似的参考数字在各图中指类似的元件，图5示出了根据本发明的示例性实施例的热氧化工艺的流程图。本发明主要包括在步骤500中将衬底或部分衬底暴露到氯等离子体，然后在步骤502中在氧化环境中加热衬底。可以参考具体的例子进一步理解本发明。
现在参考图6，示出了栅20’，类似于图2的栅20，进行本发明的示例性工艺。根据本发明，首先包括栅氧化物12中的钻蚀24的晶片9暴露到未偏置的各向同性的氯等离子体36中。氯等离子体36将高浓度的氯引入到露出的硅表面附近，到达约10-20埃的深度。然后在约750℃和约850℃之间的一个温度，将硅暴露到氧化环境预定的时间周期。优选温度约800℃。
后接氯等离子体处理的800℃氧化步骤需要的时间周期等于不进行氯等离子体处理的1025℃氧化需要的时间周期。所得的具有重新生长的氧化层12的栅结构20’类似于根据图4所示的现有技术构成的栅结构20。然而，根据本发明的示例性工艺构成的栅结构20’包括氧化层中的氯离子。
此外，进行后接暴露到氯等离子体的高温氧化步骤的时间短于不进行预先暴露到氯气的高温氧化步骤。这样还可以减小阱中掺杂剂分布的扩散。
氧化工艺期间，使用等离子体将氯气传递到硅表面，比使用HCl气体(或其它含卤素的气体)在硅表面有更高的氯浓度。此外，与氧化期间使用含卤素气体的氧化速率相比，在本发明的低氧化温度下，表面较高的氯浓度增加了氧化速率。使用等离子体工艺可以在表面内获得30-40％的氯，但汽相方法限制为较小的百分数，是由于进行氯气暴露的同时氧化了表面，由此防止了进一步的氯穿透。
此外，当需要氯气接触具有如钻蚀的栅侧壁等的非平面形貌时，未偏置的各向同性的等离子体很重要。对于平面的结构，可以使用偏置的或各向异性的等离子体。
现在参考图7，该图画出了氧化之后以埃为单位的阱深度与原子/立方厘米为单位的掺杂剂浓度的log10的曲线图。曲线27表示本发明的低温氧化步骤之后的阱掺杂分布。曲线27在选择的深度有清晰的波峰28和清晰的波谷29，基本上与氧化之前需要的波谷和波峰(未示出)相同。所述波峰和波谷表示器件性能最大化需要的掺杂剂的最佳分布，例如对于掩埋的沟道器件的阈值调节和抗击穿注入。
另一方面，曲线27’画出了高温氧化之后的阱掺杂分布。如图7所示，曲线27’为平坦的分布，没有清晰的波峰和波谷，是由于高温步骤期间掺杂剂的扩散。平坦的掺杂剂分布对器件性能有负面影响。
本发明使用的工艺对侧壁氧化特别有用，是由于侧壁氧化是扩散掺杂剂的其余的长、高温工艺中的一个。掺杂剂注入之后使用的稳定的退火可以使随后的退火中掺杂剂移动最小，随后的退火很短，和在源/漏注入的激活和接触硅化物形成一样。由此，侧壁氧化比随后的退火掺杂剂扩散的危险性更大，需要例如本发明的工艺等的附加保护。
将硅暴露到氯等离子体然后将硅暴露到比正常的氧化温度低的氧化环境的工艺，可以适用于由于任何原因需要保持温度的任何硅氧化工艺步骤。
本发明的工艺还可以用于将n和p型扩散源结合到硅衬底内的工艺。现在参考图8-11，示意性地示出了进行了图11的流程中示例性工艺步骤的图8-10的部分晶片28。晶片28包括其上具有pFET栅32和nFET栅34的硅衬底30和与pFET栅32相邻的p+扩散区域33。本工艺通常包括(a)在步骤1100，将晶片28暴露到氯等离子体36，如图8所示；(b)在步骤1102，在约650℃和约750℃之间的一个温度将晶片暴露到氧化环境预定的时间周期，以在p+扩散区域33上提供氧化层40，如图9所示；(c)在步骤1104，产生与nFET栅34相邻的n+扩散区域35(如图10所示)；以及(d)在步骤1106，腐蚀掉氧化层40，获得图10所示的结构。
以上工艺还可以在首先生成n+扩散区域35并由根据本发明生长的氧化层保护，其次生成相反荷电的p+区33的情况中进行。
使用适当掺杂的玻璃层(例如，对于p+区33为硼硅玻璃(BSG)，对于n+区35为砷硅玻璃(ASG))和退火通过固态扩散工艺形成扩散区域33和35。p+扩散区域33上存在的氧化层40在形成n+扩散区域35时保护了p+区。
通过现有技术中公知的任何工艺形成的扩散区域33和35，包括在形成p+扩散区域33期间用原硅酸四乙酯(TEOS)层38(图8中示出)保护nFET栅34和未来的n+扩散区域35，用氯等离子体36处理，随后形成氧化层40。相反，如果首先形成n+扩散区域35，那么TEOS层38将在根据本发明n+区35的形成期间和保护氧化层的形成期间保护pFET栅32和未来的p+扩散区域33。
然而，形成扩散的顺序和方式对于本发明并不重要。重要的是通过预先暴露到氯等离子体36启动的低温氧化步骤形成保护性氧化物。采用nFET栅34和n+扩散区域35上的TEOS层38，仅露出p+扩散区域33和相邻的pFET栅32，所以氧化步骤期间保护性氧化物40仅生长在硅扩散区33上。低温氧化很重要，是由于通过高温氧化步骤产生的保护性氧化物40在形成氧化物40的同时将不希望的掺杂剂扩散更深地扩散到扩散区域33内。
在侧壁氧化和扩散源集成的示例性工艺实施例中，本发明的工艺步骤形成了所谓的“牺牲氧化物”。牺牲氧化物是用在特定的目的意义上的牺牲，例如保护一个扩散源同时形成另一个，然后它的整个或部分之后被除去。牺牲氧化物还可以用于从有源器件区域除去残留的衬垫氮化物，在掩蔽和腐蚀处理期间保护露出的硅表面不受沾污和等离子体离子的损伤，和/或进行栅氧化之前除去损伤或沾污的硅。在氧化之前使用氯等离子体可以避免会重新分布阱掺杂浓度的高温氧化工艺。
本发明的另一应用是在高密度应用中开发垂直栅结构。现在参考图12和13，这些图示出了具有圆柱形结构设置其上的垂直FET 52的衬底50。由于圆柱形几何结构，FET 52有<110>晶向和环绕它的圆周。的<100>晶向。不同的晶向有不同的表面反应速率常数，由此有不同的氧化速率。结果，<110>晶向的氧化比<100>晶向更快。不同的氧化速率导致圆柱体周围栅氧化物的厚度不均匀。通过使用杂质减小表面反应速率常数使所述效应最小化。表面反应速率常数的减小总体上减小了对氧化速率的影响。
根据本发明，引入到硅的杂质为氯。通过将硅暴露到各向同性的氯等离子体引入氯。各向同性的等离子体特别有用，可以确保FET 52的圆柱形结构的非平面形态均匀地被氯轰击。氯还可以增加抛物速率常数--氧扩散穿过氧化物到达氧化物/硅界面的速率--还减小了<110>和<100>硅之间氧化速率的差异。由此，当晶片暴露到氧化环境时，对于每个硅晶向，氧化速率都很相似，圆柱体周围所得的氧化物厚度几乎很均匀。
虽然该工艺可以使用降低的温度，但由于考虑掺杂不是特别需要降低温度，所以可以使用900-1200℃的正常温度，产生更快的氧化步骤。
虽然这里针对硅衬底介绍了示例性工艺，但根据本发明的工艺不限于硅。如锗或锗/硅合金等的其它的半导电可氧化的材料也可以从本发明的工艺步骤中受益。
虽然这里参考某些特定的实施例进行了图示和介绍，但本发明不局限于这里介绍的细节。而是在权利要求书等价的范围内可以进行各种修改，同时不脱离本发明的精神。
权利要求
1.一种半导体衬底的热氧化工艺，该工艺包括以下步骤a)将衬底暴露到氯等离子体，然后b)在氧化环境中加热衬底。
2.根据权利要求1的工艺，其中半导体衬底包括硅、锗或它们的组合。
3.根据权利要求2的工艺，其中在步骤(b)中在约750℃和约850℃之间的一个温度加热半导体衬底。
4.根据权利要求1的工艺，其中步骤(a)包括将半导体衬底暴露到未偏置的、各向同性的氯等离子体。
5.根据权利要求1的工艺，其中步骤(b)包括形成牺牲氧化物的步骤。
6.根据权利要求1的工艺，其中所述半导体衬底还包括具有栅氧化物的栅，所述工艺还包括在步骤(a)之前将所述栅暴露到腐蚀工艺在所述栅氧化物中形成钻蚀的步骤，其中步骤(b)还包括生长氧化层来修补所述钻蚀的步骤。
7.根据权利要求2的工艺，其中所述半导体衬底中有第一扩散区，步骤(b)还包括在约650℃和约750℃之间的一个温度加热半导体衬底，由此在所述第一扩散区域上生长保护性氧化层。
8.根据权利要求7的工艺，其中该工艺还包括以下步骤c)生成第二扩散区；以及d)除去保护性氧化层。
9.一种多个晶向的同时热氧化工艺，该工艺包括以下步骤a)将多个晶向同时暴露到氯等离子体，然后b)在氧化环境中同时加热多个晶向。
10.根据权利要求9的工艺，其中半导体衬底包括硅、锗或它们的组合。
11.根据权利要求9的工艺，其中氯等离子体为未偏置的、各向同性的氯等离子体。
全文摘要
一种半导体衬底的热氧化的工艺,工艺包括将衬底暴露到氯等离子体,然后在氧化环境中加热衬底。衬底包括硅、锗或它们的组合。加热步骤还包括在约750℃和约850℃之间的温度加热。
文档编号H01L21/316GK1248060SQ99117960
公开日2000年3月22日 申请日期1999年8月19日 优先权日1998年9月16日
发明者P·A·罗舍姆 申请人:国际商业机器公司