专利名称：集成电路封装结构的制作方法
技术领域：
本实用新型涉及一种计算机领域，尤其涉及一种在不增加封装体的大小及接脚数目情况下，即可将存贮器容量加倍的一种集成电路封装结构。
存贮器在电脑机制里扮演着十分重要的角色，而存贮器随着微处理器(CPU)速度的加快，更是蓬勃发展。在容量上近几年来甚至不遵循摩尔定律(Moore Uule)每二至三年推进四倍容量的铁则，迅速地由16M/64M/128M/256M演进至今并继续往更高容量发展，并配合电脑产业的需要将其模组化。而在习用一条64M的SDRAM存贮器模组中，是由8个存贮器IC所组成，而每个54Pin接脚的存贮器IC中，都只有一个存贮器晶片，然而在如此大的封装体中，确只容置了一个小小的晶片，其余的空间浪费实为可惜。
本申请人鉴于上述习用存贮器封装结构还有诸多可改进之处，乃积极改良创新，经多年苦心研究后，终于成功研发完成本实用新型。
本实用新型的目的在于，提供一种集成电路封装结构，是将两存贮器晶片间的资料汇流排独立实施，其位置汇流排与控制汇流排则相并联，再将其封装于一个封装体之下，以使存贮器容量加倍。
本实用新型的次一目的在于，提供一种集成电路封装结构，可有效提升一存贮器IC的整体效能，并可有效利用封装体的内部空间。
本实用新型的另一目的在于，提供一种集成电路封装结构，可有效使存贮容量倍增，并将其模组化，将带动存贮器产业快速的发展。
具有上述优点的本实用新型，是将二个或四个存贮器晶片嵌入由上、下电路板所形成的凹形结构内，并将各存贮器晶片间的资料汇流排分别独立，但其位置汇流排及控制汇流排则相并联，最后将其封装于一个封装体之下，以便在不增加封装体的大小及接脚数量的情况下，可将存贮器容量增加。
本实用新型的目的是由以下技术方案实现的。
一种集成电路封装结构，其特征在于，将存贮器晶片嵌入由上、下电路板所形成的凹形结构内，并将各存贮器晶片间的资料汇流排分别独立，但其位置汇流排及控制汇流排相并联，再将其封装于一个封装体中。以增加存贮器容量。
本实用新型的目的还可以通过以下技术措施来进一步实现。
前述的集成电路封装结构，该凹形结构内以并排的方式，置放入二个存贮器晶片，以使存贮器的容量加倍。
前述的集成电路封装结构，该凹形结构内，是以并排堆叠的方式，置放入四个存贮器晶片，以使存贮器的容量增加四倍。
前述的集成电路封装结构，该堆叠方式，是将二个存贮器晶片的背面以双面胶将其贴合成一体。
本实用新型的具体结构由以下实施例及其附图详细给出。
图1(A)是本实用新型将二个存贮器晶片封装于一个封装体的实施图。
图1(B)为图1(A)所示的A-A线剖面图。
图2是本实用新型将二个存贮器晶片封装于一个封装体的电路图。
图3(A)是本实用新型将四个存贮器晶片封装于一个封装体的实施图。
图3(B)是图3(A)所示的A-A线剖面图。
图4是本实用新型将四个存贮器晶片封装于一个封装体的电路图。
请参阅以下有关本实用新型一较佳实施例的详细说明及其附图，将可进一步了解本实用新型的技术内容及其目的、功效。
请参阅图1(A)，为本实用新型将二个存贮器晶片封装于一个封装体的实施图，由图中可知，二个存贮器晶片2a、2b被封装于一个封装体1之中，并借由存贮器晶片2a、2b并排的结构，在不增加封装体1的体积下，使存贮器容量加倍的一种封装结构。
请参阅图1(B)，为图1(A)所示的A-A线剖面图，由图中可知，其中该存贮器晶片2a是嵌合于上方电路板3及下方电路板4所形成的凹槽31内，此时存贮器晶片2a上的焊垫21可显露于下方电路板4所开设的孔洞41中，并可利用打线(BONDING)技术，将存贮器晶片2a上的焊垫21与下方电路板4上的焊垫42相连接，再涂上胶质保护层5(如环氧树脂)，使其可保护内部的连接线6及存贮器晶片2a。并可在上、下电路板3、4间作贯孔7的处理，使得上、下两层电路板3、4上的电路相连接，如此，将有利于表面黏着(S.M.T)的处理。本实用新型运用此结构可有效的将存贮器容量加倍。
请参阅图2，为本实用新型将二个存贮器晶片封装于一个封装体的电路图，由图中可知，存贮器晶片2a与存贮器晶片2b是封装于一个54Pin的封装体1中，其中该封装体1上的资料汇流排(DQ0～DQ7)是由存贮器晶片2a上的资料汇流排(DQ0～DQ3)与存贮器晶片2b上的资料汇流排(DQ0～DQ3)分别独立组成；而该封装体1上的位置汇流排(A0～A11、BA0、BA1)及控制汇流排(CS、WE、CAS、RAS、CLK、CKE、DQM)则是分别将两存贮器晶片2a、2b上的位置汇流排(A0～A11、BA0、BA1)及控制汇流排(CS、WE、CAS、RAS、CLK、CKE、DQM)并联实施。将此电路特性搭配于图1(B)所述的封装结构中，即可制作成一双倍容量的存贮器IC。
请参阅图3(A)，为本实用新型将四个存贮器晶片封装于一个封装体的实施图，由图中可知，与图1(A)最大的不同，即是将四个存贮器晶片2a、2b、2c、2d封装于一个封装体1a之中，并借由存贮器晶片2a、2b、2c、2d并排且堆叠的结构，在不增加封装体1a的体积下，使存贮器容量增加四倍的一种封装结构。
请参阅图3(B)，为图3(A)所示的A-A线剖面图，由图中可知，其中上、下两层存贮器晶片2e、2c的背面是以双面胶8贴合成一体，并以堆叠成双层的方式嵌合于上方电路板3a及下方电路板4a所形成的凹槽31a内。此时上层存贮器晶片2e上的焊垫21a是与上层电路板上的焊垫32，可利用打线(BONDING)技术将其连接；而下层存贮器晶片2c上的焊垫21b可显露于下方电路板4a所开设的孔洞41a中，并利用打线技术，将下层存贮器晶片2c上的焊垫21b与下方电路板4a上的焊垫42a相连接，再在打线处理的两端涂上胶质保护层5a、5b(如环氧树脂)，使其可保护内部的连接线6a及存贮器晶片2e、2c，并可在上、下电路板4a、4b间作贯孔7a的处理，使得上、下两层电路板4a、4b上的电路相连接，如此将有利于表面黏着(S.M.T)的处理。本实用新型运用此结构将可有效的将存贮器容量增加四倍。
请参阅图4，为本实用新型将四个存贮器晶片封装于一个封装体的电路图，由图中可知，将存贮器晶片2c、存贮器晶片2d、存贮器晶片2e以及存贮器晶片2f一起封装于一个54Pin的封装体1a之中，其中该封装体1a上的资料汇流排(DQ0～DQ15)是由四个存贮器晶片2a、2b、2c、2d上的资料汇流排(DQ0～DQ3)分别独立所组成。而该封装体1a上的位置汇流排(A0～A11、BA0、BA1)及控制汇流排(CS、WE、CAS、RAS、CLK、CKE、LDQM、UDQM)则是分别将四个存贮器晶片2a、2b、2c、2d上的位置汇流排(A0～A11、BA0、BA1)及控制汇流排(CS、WE、CAS、RAS、CLK、CKE、DQM)并联实施。将此电路特性搭配于图3(B)所述的封装结构中，即可制作成一四倍存贮容量的存贮器IC。
本实用新型所提供的集成电路封装结构，与其他习用技术相比时，具有下列的优点1.本实用新型的集成电路封装结构，可将两存贮器晶片封装于一个封装体之下，且在不增加封装体大小及接脚数目的情况下，使存贮器容量加倍或增加四倍的一种封装结构。
2.本实用新型的封装结构，将可有效提升一存贮器IC的整体效能，并可有效利用封装体的内部空间。
3.本实用新型的封装结构，将可有效使存贮器容量倍增，并将其模组化，定可带动存贮器产业快速发展。
以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。
权利要求1.一种集成电路封装结构，其特征在于，将存贮器晶片嵌入由上、下电路板所形成的凹形结构内，并将各存贮器晶片间的资料汇流排分别独立，但其位置汇流排及控制汇流排相并联，再将其封装于一个封装体中。
2.根据权利要求1所述的集成电路封装结构，其特征在于，该凹形结构内以并排的方式，置放入二个存贮器晶片。
3.根据权利要求1所述的集成电路封装结构，其特征在于，该凹形结构内，是以并排堆叠的方式，置放入四个存贮器晶片。
4.根据权利要求1所述的集成电路封装结构，其特征在于，该堆叠方式，是将二个存贮器晶片的背面以双面胶将其贴合成一体。
专利摘要一种集成电路封装结构,是在一个封装体中可容置二个或四个存贮器晶片的结构,其特征是将存贮器晶片嵌入由上、下电路板所形成的凹形结构内,并将各存贮器晶片间的资料汇流排分别独立,但其位置汇流排及控制汇流排相并联,再将其封装于一个封装体中。以增加存贮器容量。其可在不增加封装体的大小及接脚数量的情况下,能将存贮器容量加倍。
文档编号H01L23/12GK2383212SQ9921470
公开日2000年6月14日 申请日期1999年6月30日 优先权日1999年6月30日
发明者沈明东 申请人:群翼科技股份有限公司