专利名称：具有高介电常数栅绝缘体的ulsimos的制作方法
技术领域：
本发明涉及利用金属氧化物半导体(MOS)技术制造集成电路的方法。更具体地说，本发明涉及栅宽度小于0.3微米的MOS器件。
金属氧化物半导体在本领域中众所周知。随着半导体器件中元件的快速集成，氧化硅栅介电层的厚度已接近2nm厚度水平了。在制造过程中，尤其是在栅刻蚀过程中，这样薄的栅氧化层要求严格的规程。另外，伴随栅氧化层厚度降低的是由直接隧道效应引起的器件的高漏泄电流。
Shinriki等的美国专利5292673描述了含五氧化二钽栅绝缘膜的MOSFET。虽然该专利声称该器件表现出改进的电学特性，但是，据认为，除了其它许多情况之外，该器件还受到高的漏泄电流的损害，因为由在五氧化二钽栅绝缘膜与硅基体之间的再氧化形成的氧化硅层具有包括不均匀性在内的缺陷。
本发明部分基于至少部分由包括Ta2O5的高介电常数材料形成的栅介电层，除其它原因之外，将通过降低或消除与现有器件相关的电流泄漏，显著改进MOS器件的性能的认识。
因此，本发明的一个目的是提供一种栅宽度小于0.3微米的MOS器件的制造方法，该方法包括下述步骤(a)在第一导电类型的半导体基体上形成界面层，其中界面层的厚度最好薄到足以限制器件的寄生电容；(b)在界面层上形成高介电常数层，它包括选自Ta2O5，Ta2(O1-xNx)5(这里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(这里r在0.9～1之间变化)的固溶体，(Ta2O5)s-(Al2O3)1-s(这里s在0.9～1之间变化)的固溶体，(Ta2O5)t-(ZrO2)1-t(这里t在0.9～1之间变化)的固溶体，(Ta2O5)u-(HfO2)1-u(这里u在0.9～1之间变化)的固溶体，以及它们的混合物的材料，其中界面层使高介电常数层和基体分开；(c)在高介电常数层上沉积一层导电材料；(d)有选择地去除该层导电材料的多个部分，形成栅电极，并暴露高介电常数层的多个部分；(e)通过高介电常数层的多个暴露部分，把杂质离子注入基体中，形成第二导电类型的源极区和漏极区；(f)形成邻近栅电极，并覆盖第二导电类型的各部分源极区和漏极区的第一隔离物(spacer)；(g)去除高介电常数层的各个暴露部分；(h)向源极区和漏极区中注入第二剂量的杂质离子；(i)在器件表面上沉积一层绝缘材料，其中该层绝缘材料可具有不规则的表面；(j)可选地，使绝缘材料的表面平整；(k)除去绝缘材料的多个部分，在绝缘材料中形成与源极区和漏极区连通的接触孔；和(l)用电接触材料填充接触孔。
在优选实施例中，导电材料包括选自TiN、W、Ta、Mo及它们的混合物的金属。或者，导电材料包括掺杂多晶硅。
在另一实施例中，该方法包括形成邻近第一隔离物并覆盖各部分源极区和漏极区的第二隔离物的步骤，该步骤在步骤(g)之后，并在步骤(h)之前和/或包括在步骤(h)之后的在源极区和漏极区上形成硅化物层的步骤。
本发明的另一目的是提供在第一导电类型的半导体基体上形成的MOS晶体管，它包括(a)形成于基体上的界面层；(b)覆盖界面层的高介电常数层，它包括选自Ta2O5，Ta2(O1-xNx)5(这里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(这里r在0.9～1之间变化)的固溶体，(Ta2O5)s-(Al2O3)1-s(这里s在0.9～1之间变化)的固溶体，(Ta2O5)t-(ZrO2)1-t(这里t在0.9～1之间变化)的固溶体，(Ta2O5)u-(HfO2)1-u(这里u在0.9～1之间变化)的固溶体，以及它们的混合物的材料，其中界面层使高介电常数层和基体分开；(c)宽度小于0.3微米，覆盖高介电常数层的栅电极；(d)沉积在基体表面的相应区域上的第二导电类型的第一和第二轻微掺杂区；(e)第二导电类型的源极区和漏极区；及(f)在高介电常数层上，邻近栅电极形成的一对隔离物。
在一个优选实施例中，MOS晶体管还包括覆盖该半导体器件并确定用第一电接触材料填充的第一接触孔和用第二电接触材料填充的第二接触孔的绝缘层，其中该绝缘层具有基本平坦的表面。
图1A～1H图解说明了根据本发明，制造MOS器件的步骤。
要注意的是在本公开文献内，使用了“n+”和“n-。这两个速记符号说明金属氧化物半导体器件的不同区域的电子浓度。例如，“n-”表示电子浓度较低的区域(数量级为1×1018cm-3)，而“n+”表示电子浓度较高的区域(数量级为1×1020cm-3)。
图1A～1H图解说明了利用本发明的工序制造集电电路器件的例证方法。出于举例说明的目的，将采用p型半导体基体。于是，在基体中形成n-源极区和n-漏极区，以及n+源极区和n+漏极区。参见图1A，硅基体100具有形成于基体上表面上的界面层105，界面层105最好包括SiO2，Si3N4，或氧氮化硅。利用常规方法，例如快速热处理(RTP)，热退火，CVD，等离子体氮化或氧化，或者诸如浸入沸腾的硝酸中之类的湿化学处理，形成界面层。形成界面层的优选方法包括在含有臭氧，氧气，N2O，氮气，或者它们的混合物的气氛中，使硅基体暴露在RF或微波等离子体中。界面层用于阻止层110中的Ta2O5与硅基体的反应。界面层应具有足以防止高介电常数层与硅基体之间的反应的厚度，该厚度一般约为1nm～5nm，最好约为1nm～2nm。
随后，在界面层105上形成高介电常数层110和导电层120。高介电常数层110最好包括选自Ta2O5，Ta2(O1-xNx)5(这里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(这里r在0.9～1之间变化)的固溶体，(Ta2O5)s-(Al2O3)1-s(这里s在0.9～1之间变化)的固溶体，(Ta2O5)t-(ZrO2)1-t(这里t在0.9～1之间变化)的固溶体，(Ta2O5)u-(HfO2)1-u(这里u在0.9～1之间变化)的固溶体，以及它们的混合物的材料。通常，高介电常数层的厚度约为4nm～12nm，最好约为5nm～10nm。高介电常数层将形成栅氧化层。本发明采用的特殊的高介电常数材料便于形成较厚的栅氧化层，从而在制造过程中，对栅刻蚀选择性的要求不是很苛刻。另外，在MOS晶体管的工作过程中，MOS晶体管将表现出更高的跨导参数。此外，由于在MOS制造中已使用了Ta，含有栅氧化物的Ta2O5应该与其它MOS材料中的物质相容。可借助例如包括LPCVD，PECVD，ECRCVD，UVVCD及反应溅射法在内的常规方法，形成高介电常数薄膜。
特别地，可利用如在Alers等的“Nitrogen Plasma Annealing forLow Temperature Ta2O5Films”(Appl.Phys.Lett.，Vol.72，(11)，1998年3月，p1308-1310)中描述的化学气相沉积(CVD)和物理气相沉积(PVD)制备Ta2O5，薄膜。可利用如美国专利5677015中描述的热CVD或等离子体辅助CVD制备Ta2(O1-xNx)5薄膜。可利用如Gan等在“Dielectric property of(TiO2)x-(Ta2O5)1-xThin Films”(Appl.Phys.Lett.Vol.72，(3)，1998年1月，p332-334)中描述的RF磁控溅射沉积，或者如美国专利4734340中描述的化学CVD制备(Ta2O5)r-(TiO2)1-r。可利用如Joshi等在“Structural and electricalproperties of crystalline(1-x)Ta2O5-xAl2O3thin film fabricated bymetalorganic solution deposition technique”(Appl.Phys.Lett.，Vol.71，(10)，1997年9月)中描述的金属有机溶液沉积方法制备(Ta2O5)s-(Al2O3)1-s薄膜。这里，结合了上面引用的每篇参考文献。最后，可利用制备其它固溶体物质中使用的技术，制备(Ta2O5)t-(ZrO2)1-t和(Ta2O5)u-(HfO2)1-u薄膜。在形成导电层120之前，最好使高介电常数材料受到密实化处理，例如包括在含有臭氧，氧气，N2O，氮气，或者它们的混合物的气氛中，使硅基体受到RTP或者RF或微波等离子体的作用。在上面引用的Alers等的参考文献中进一步描述了密实化处理。就所制造的MOS器件的漏泄电流而论，密实化处理改进了高介电常数材料。
导电层120最好包括一层或多层可溅射沉积的高熔点金属，例如TiN、W、Ta、Mo。导电层120的厚度一般为100nm～300nm，最好约为150nm～250nm。如同这里将说明的一样，该导电层将构成本可在导电层120上方，沉积并摹制可选的氧化物层。随后，在利用常规的光刻胶技术，掩蔽并摹制光敏抗蚀剂，形成栅图案之前，在导电层120上涂敷一层光敏抗蚀剂材料160。在蚀刻之后，栅121的行宽(L)通常小于0.3微米，并且最好等于或小于0.18微米。向下蚀刻到高介电常数层110的顶部，将除去如图1B中所示的暴露的导电材料。在去除剩余的光敏抗蚀剂材料160A，形成如图1C中所示的器件之前，借助自对准离子注入技术，形成源极区190和漏极区180。显然，图1C或后面的图中没有表示出图1A和1B中的界面层，不过在图解说明的结构中，是存在该界面层的。
参见图1D，通过在图1C的器件的整个表面上沉积磷硅酸盐玻璃(PSG)膜124，并且随后各向异性蚀刻该玻璃膜，形成隔离物122。隔离物也可由氧化物或氮化物制成。随后，通过利用含有浸蚀气体的氟或氯，借助等离子体蚀刻，除去暴露的高介电常数材料，得到图1E的结构。剩余的高介电常数材料层115用作栅氧化物。借助和隔离物122相同的程序，形成第二隔离物126。随后如图1F中所示，借助离子注入形成轻微掺杂的源极区(n-)129和漏极区(n-)128，同时伴随形成源极区(n+)290和漏极区(n+)280。
随后在源极区和漏极区上形成硅化物层133和132。一种方法包括下述步骤(1)在图1F的器件的表面上，沉积一层适当的金属，最好是钛，钴，或者多层这些金属，(2)使金属与基体中的硅反应，(3)之后，除去未反应的金属。另一种方法包括利用常规的选择性沉积技术，例如CVD，直接在源极区和漏极区上沉积硅化物，例如金属xSiy。
形成硅化物区域之后，在图1G的结构上沉积一层共形PSG膜40，之后，借助诸如化学机械抛光(CMP)之类的常规技术，使PSG膜的上表面平整。当要求较小的接触孔(小于0.3微米)时，CMP是特别有利的。随后，如图1H中所示，在PSG中蚀刻接触孔，随后用例如金属之类的导电材料42和43填充接触孔。
显然，上面的结构具有金属栅电极121。在一个备选实施例中，代替金属栅电极，可采用掺杂的多晶硅栅电极。这种情况下，应取代如图1A中所示的导电层120，沉积一层掺杂多晶硅。任选地，在层110和120之间，可沉积由诸如TiN，WN和TaN之类的适当材料制成的扩散阻挡层。厚度通常为5nm～15nm的该层阻挡层防止多晶硅栅材料与栅电介质中的五氧化二钽反应。在这种情况下，工艺过程的剩余部分与上面所述基本相同，但是，优选的硅化程序(silicidationprocedure)要求在结构上方沉积一层金属膜，从而也在掺杂多晶硅层的表面上形成一层多硅化层(polycide layer)。
要强调的是，虽然这里已详细说明了n沟道晶体管，不过本发明也可被实现为p沟道晶体管。在制造p沟道器件而言，p沟道器件的掺杂导电只不过与n沟道器件的相反。
虽然上面只具体公开和描述了本发明的优选实施例，但是应认识到，在不脱离本发明的精神和预期范围的情况下，根据上面的教导，本发明的多种修改和变化是可能的，并且这些修改和变化在附加权利要求的范围之内。
权利要求
1.一种制造栅宽度小于0.3微米的MOS器件的方法，该方法包括下述步骤(a)在第一导电类型的半导体基体上形成界面层；(b)在界面层上形成高介电常数层，它包括选自Ta2O5，Ta2(O1-xNx)5，其中x的范围从大于0至0.6，(Ta2O5)r-(TiO2)1-r的固溶体，其中r的范围从大约0.9至1，(Ta2O5)s-(Al2O3)1-s的固溶体，其中s的范围从0.9至1，(Ta2O5)t-(ZrO2)1-t的固溶体，其中t的范围从大约0.9至1，(Ta2O5)u-(HfO2)1-u的固溶体，其中u的范围从大约0.9至1，以及它们的混合物的材料，其中界面层使高介电常数层和基体分开；(c)在高介电常数层上沉积一层导电材料；(d)有选择地去除该层导电材料的多个部分，形成栅电极，并暴露高介电常数层的多个部分；(e)通过高介电常数层的多个暴露部分，把杂质离子注入基体中，形成第二导电类型的源极区和漏极区；(f)形成邻近栅电极并覆盖第二导电类型的各部分源极区和漏极区的第一隔离物；(g)除去高介电常数层的各个暴露部分；(h)向源极区和漏极区中注入第二剂量的杂质离子；(i)在器件表面上沉积一层绝缘材料；(j)可选地，使绝缘材料的表面平整；(k)除去绝缘材料的多个部分，在绝缘材料中形成与源极区和漏极区连通的接触孔；和(l)用电接触材料填充接触孔。
2.按照权利要求1所述的方法，包括使高介电常数层密实的步骤。
3.按照权利要求1所述的方法，其中导电材料包括选自TiN、W、Ta、Mo的金属及多层这些金属。
4.按照权利要求1所述的方法，其中导电材料包括掺杂多晶硅。
5.按照权利要求4所述的方法，还包括在导电材料和高介电常数层之间形成阻挡层的步骤。
6.按照权利要求1所述的方法，还包括在步骤(g)之后，步骤(h)之前，形成邻近第一隔离物并覆盖各部分源极区和漏极区的第二隔离物的步骤。
7.按照权利要求1所述的方法，还包括在步骤(h)之后，在源极区和漏极区上形成硅化物层的步骤。
8.按照权利要求7所述的方法，其中形成硅化物层的步骤包括下述步骤至少在源极区和漏极区上，沉积一层金属；加热该层金属，使金属与源极区和漏极区表面上的硅反应，从而在源极区和漏极区中形成金属硅化物；和从该层金属中除去未反应的金属。
9.按照权利要求7所述的方法，其中形成硅化物层的步骤包括在源极区和漏极区上有选择地沉积硅化物。
10.按照权利要求1所述的方法，其中高介电常数材料层的厚度约为4nm～12nm。
11.按照权利要求1所述的方法，其中界面层包括氧化硅，氮化硅或氧氮化硅。
12.按照权利要求1所述的方法，其中步骤(h)包括引入轻微剂量的杂质，以便形成轻微掺杂的源极区和漏极区。
13.按照权利要求1所述的方法，其中高介电常数材料是Ta2O5。
14.按照权利要求1所述的方法，其中高介电常数材料是Ta2(O1-xNx)5，其中x的范围从大于0至0.6。
15.按照权利要求1所述的方法，其中高介电常数材料是(Ta2O5)r-(TiO2)1-r的固溶体，其中r优选为范围从大约0.9至1。
16.按照权利要求1所述的方法，其中高介电常数材料是(Ta2O5)s-(Al2O3)1-s的固溶体，其中s的范围从0.9至1。
17.按照权利要求1所述的方法，其中高介电常数材料是(Ta2O5)t-(ZrO2)1-t的固溶体，其中t的范围从大约0.9至1。
18.按照权利要求1所述的方法，其中高介电常数材料是(Ta2O5)u-(HfO2)1-u的固溶体，其中u的范围从大约0.9至1。
19.按照权利要求1所述的方法，其中基体包括硅。
20.按照权利要求1所述的方法，其中第一隔离物包括氧化物或氮化物材料。
21.按照权利要求1所述的方法，其中步骤(i)包括沉积一层共形绝缘材料，和(j)借助化学机械平整方法，使绝缘材料的表面平整。
22.一种在第一导电类型的半导体基体上形成的MOS晶体管，它包括(a)形成于基体上的界面层；(b)覆盖界面层的高介电常数层，它包括选自Ta2O5，Ta2(O1-xNx)5，其中x的范围从大于0至0.6，(Ta2O5)r-(TiO2)1-r的固溶体，其中r的范围从大约0.9至1，(Ta2O5)s-(Al2O3)1-s的固溶体，其中s的范围从0.9至1，(Ta2O5)t-(ZrO2)1-t的固溶体，其中t的范围从大约0.9至1，(Ta2O5)u-(HfO2)1-u的固溶体，其中u的范围从大约0.9至1，以及它们的混合物的材料，其中界面层使高介电常数层和基体分开；(c)宽度小于0.3微米，覆盖高介电常数层的栅电极；(d)沉积在基体表面的相应区域上的第二导电类型的第一和第二轻微掺杂区；(e)第二导电类型的源极区和漏极区；及(f)在高介电常数层上，邻近栅电极形成的一对隔离物。
23.按照权利要求22所述的MOS晶体管，包括(g)覆盖该半导体器件并且确定由第一电接触材料填充的第一接触孔和由第二电接触材料填充的第二接触孔的绝缘层，其中该绝缘层具有基本平整的表面。
24.按照权利要求22所述的MOS晶体管，其中栅电极是由选自TiN，W，Ta，MO的金属及多层这些金属形成的。
25.按照权利要求22所述的MOS晶体管，其中栅电极包括掺杂多晶硅。
26.按照权利要求25所述的MOS晶体管，包括位于栅电极和高介电常数层之间的阻挡层。
27.按照权利要求22所述的MOS晶体管，包括形成于轻微掺杂区上的，邻近第一隔离物的一对第二隔离物。
28.按照权利要求22所述的MOS晶体管，包括源极区和漏极区上的硅化物层。
29.按照权利要求22所述的MOS晶体管，其中高介电常数材料层的厚度约为4nm～12nm。
30.按照权利要求22所述的MOS晶体管，其中高介电常数材料是Ta2O5。
31.按照权利要求22所述的MOS晶体管，其中高介电常数材料是Ta2(O1-xNx)5，其中x的范围从0至0.6。
32.按照权利要求22所述的MOS晶体管，其中高介电常数材料是(Ta2O5)r-(TiO2)1-r的固溶体，其中r最好是范围从大约0.9至1。
33.按照权利要求22所述的MOS晶体管，其中高介电常数材料是(Ta2O5)s-(Al2O3)1-s的固溶体，其中s的范围从0.9至1。
34.按照权利要求22所述的MOS晶体管，其中高介电常数材料是(Ta2O5)t-(ZrO2)1-t的固溶体，其中t的范围从大约0.9至1。
35.按照权利要求22所述的MOS晶体管，其中高介电常数材料是(Ta2O5)u-(HfO2)1-u的固溶体，其中u的范围从大约0.9至1。
36.按照权利要求22所述的MOS晶体管，其中基体包括硅。
37.按照权利要求22所述的MOS晶体管，其中第一隔离物包括氧化物或氮化物材料。
全文摘要
提供了形成于第一导电类型的半导体基体上的MOS晶体管及其制造方法。该器件包括(a)形成于基体上的界面层;(b)覆盖界面层的高介电常数层,它包括选自Ta
文档编号H01L29/51GK1308772SQ9980815
公开日2001年8月15日 申请日期1999年6月21日 优先权日1998年6月30日
发明者迈克尔·赛顿 申请人:兰姆研究公司