三维叠层半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种具有一导电条连接源极接点(source contacts)的三维叠层半导体结构及其制造方法。
【背景技术】
[0002]非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。
[0003]图1为一种3D叠层半导体结构的立体图。图1中是绘示一种3DNAND存储器阵列结构为例做说明。3D叠层半导体结构包括阵列区域11和扇出区域(fan-out reg1n) 13。
多层阵列是形成于一绝缘层上，并包括多条字线125-1WL.....125-N WL，其与多个叠层等向性地形成。多个叠层包括半导体条112、113、114、115。相同平面中的半导体条是通过阶梯结构(亦称为位线结构)而电性耦接在一起。阶梯结构102B、103B、104B、105B终结半导体条(例如半导体条102、103、104、105)。如图中显示的，这些阶梯结构102B、103B、104B、105B被电连接至不同的位线，以供连接至译码电路，用于选择此阵列之内的平面。叠层的半导体条102、103、104、105具有源极线端至位线端方向。叠层的半导体条102、103、104、105于一端由阶梯结构102B、103B、104B、105B所终结，通过SSL栅极结构109、接地选择线GSL127、字线125-N WL至125-1WL、接地选择线GSL126，而于另一端由一源极线所终结(被图的其他部分遮住)。叠层的半导体条112、113、114、115于一端由阶梯结构112AU13A、114A、115A所终结，通过SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-N WL、接地选择线GSL127，而于另一端由源极线128所终结。
[0004]以一源极线128为例。源极线128包括交错叠层的绝缘层(如氧化层)和导电层(如多晶硅作为栅极材料)，并有垂直于叠层结构的接触孔与孔内填充的导电材料以使各层的导电层外接。传统上为了自对准，接触孔内填充导电材料是在位线硬质掩模层沉积之前完成，然而，硬质掩模材料可能会再沉积于接触孔内。这可能会造成接载源极接点工艺(SC pick-up process)上的问题。再者，传统3D叠层半导体结构在字线刻蚀(例如离子反应性刻蚀)时其源极接点区域是一个开放区域(open area),字线工艺对于源极接点区域的影响(WL loading effect)比存储单元区域的影响更严重。传统上，源极接点区域需要更厚的硬质掩模层作防护字线刻蚀时可能的伤害。再者，传统叠层结构的源极接点和位线是构建在同一水平面上，这会增加接载源极接点工艺时源极接点和上方导电栓塞之间对准的困难度。
【发明内容】
[0005]本发明是有关于一种三维叠层半导体结构及相关的制造方法。根据实施例，源极接点的图案化步骤(接触孔内填充导电材料)是在位线的硬质掩模层(如介电层)沉积之后进行，因此接触孔内的导电材料是与硬质掩模层(如介电层)同水平面。再者，实施例的一导电条(conductive strap)横跨于多个源极接点之上。因此,实施例的三维叠层半导体结构具有较低的源极接点阻值、能减少字线工艺影响(WL loading effect)的稳固的构建、和具有可靠度(reliability)良好的电子特性。
[0006]根据一实施例，是提出一种三维叠层半导体结构，包括:多个叠层(stacks)形成于一衬底上、至少一接触孔(contact hole)垂直形成于这些叠层其中之一、一导电体(conductor)形成于接触孔内、一电荷捕捉层(charging trapping layer)至少形成于这些叠层的侧壁处。其中的一叠层包括一多层柱体(mult1-layered pillar)包括多层绝缘层和多层导电层交替叠层而成，和一介电层(dielectric layer)形成于多层柱体上。接触孔穿过对应叠层的介电层、这些绝缘层和这些导电层。接触孔内的导电体(conductor)连接对应叠层的这些导电层。其中，导电体的上表面高过于对应叠层的多层柱体的上表面。
[0007]根据实施例，是提出一种三维叠层半导体结构的制造方法，包括:形成多个叠层于一衬底上，其中这些叠层之一包括一多层柱体具有多层绝缘层和多层导电层交替叠层而成，和一介电层形成于该多层柱体上；形成至少一接触孔垂直于这些叠层其中之一，且接触孔穿过对应叠层的介电层、这些绝缘层和这些导电层；填充一导电体于接触孔内并连接对应叠层的这些导电层，其中导电体的一上表面高过于对应叠层的多层柱体的一上表面；形成一电荷捕捉层至少位于这些叠层的侧壁处。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0009]图1为一种3D叠层半导体结构的立体图。
[0010]图2为本发明一实施例的部份三维叠层半导体结构的源极接点区域的剖面示意图。
[0011]图3为本发明一实施例的部份三维叠层半导体结构的上视图。
[0012]图4八至图1认和图48至图1lB系绘示本发明一实施例的三维叠层半导体结构的制造方法。
[0013]图12绘示接载源极接点的另一种方式的示意图。
[0014]【符号说明】
[0015]11:阵列区域
[0016]13:扇出区域
[0017]102、103、104、105、112、113、114、115:半导体条
[0018]102B、103B、104B、105B、112A、113A、114A、115A:阶梯结构
[0019]128:源极线
[0020]20、40:衬底
[0021]21,41:叠层
[0022]21P、41P:多层柱体
[0023]211,411:绝缘层
[0024]213、413:导电层
[0025]23、43:硬质掩模层
[0026]23a、43a:硬质掩模层的上表面
[0027]24、44:接触孔
[0028]25、45:导电体
[0029]25a、45a:导电体的上表面
[0030]26、46:电荷捕捉层
[0031]27、47:导电条
[0032]48:隔离层
[0033]49:导电栓塞
[0034]49’:导电走线
[0035]Rsc:源极接点区域
[0036]125-1WL、...、125-N WL、WL:字线
[0037]BL:位线
[0038]109、119、SSL:串行选择线
[0039]126、127、GSL:接地选择线
【具体实施方式】
[0040]在本
【发明内容】
的实施例中，是提出三维叠层半导体结构及相关的制造方法。实施例提出的三维叠层半导体结构，具有较低的源极接点(source contacts)阻值、能减少字线工艺影响(WL loading effect)的稳固的构建、和可靠度(reliability)良好的电子特性。而且，实施例的三维叠层半导体结构在制作上系具有简单的步骤，无需采用耗时和昂贵的工艺，即可完成。
[0041]本发明的实施例其应用十分广泛。例如可应用于一三维快闪存储器，如三维与非门(NAND)型快闪存储器的一扇出区域，但本发明并不以此应用为限。以下是提出相关实施例，配合图示以详细说明本发明所提出的三维叠层半导体结构及其相关的制造方法。然而本发明并不仅限于此。实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。
[0042]再者，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构和工艺加以变化与修饰，以符合实际应用工艺的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。
[0043]根据实施例,三维叠层半导体结构的源极接点(source contacts)的图案化步骤是在位线的硬质掩模沉积之后进行，硬质掩模层的材料例如是一介电层材料。图2为本发明一实施例的部份三维叠层半导体结构的源极接点区域的剖面示意图。实施例的一半导体结构包括多个叠层(stacks) 21形成于一衬底20上，且其中的一叠层21包括一多层柱体(mult1-layered pillar) 21P 和一硬质掩模层(hard mask layer) 23 形成于多层柱体 21P上。多层柱体21P包括多层绝缘层211 (例如氧化层)和多层导电层213(例如多晶硅层)交替叠层而成。硬质掩模层23则形成于多层柱体21P的最上层的绝缘层211上。硬质掩模层23的材料例如是一介电层(dielectric layer)的材料,但本发明并不以此为限制。
[0044]实施例的半导体结构亦包括至少一接触孔(contact hole) 24垂直形成于其中的一叠层21，且接触孔24穿过对应的叠层21的硬质掩模层23、这些绝缘层211和这些导电层213。如图2所绘示的两个接触孔24，但当然本发明并不对接触孔的数目多作限制。再者，一导电体(conductor) 25是形成于接触孔24内，并连接对应叠层21的这些导电层213 (即接触孔24延伸所到之处)。
[0045]实施例的半导体结构亦包括一电荷捕捉层(charging trapping layer) 26,如一ONO层(氧化层-氮化层-氧化层)或一 0Ν0Ν0层(氧化层-氮化层-氧化层-氮化层-氧化层)，至少形成于这些叠层21的侧壁处。如图2所示，电荷捕捉层26形成于叠层21的侧壁处，且导电体25的一上表面25a和硬质掩模层23的一上表面23a被暴露出来,并没有被电荷捕捉层26覆盖。
[0046]上述导电体25可做为一实施例的三维叠层半导体结构的一源极接点(sourcecontacts)。如图2所不，导电体25的一上表面25a高过于对应叠层21的多层柱体21P的一上表面。在一实施例中，导电体25的上表面25a实质上与硬质掩模层23的上表面23a对齐。
[0047]根据实施例，一导电条(conductive strap) 27更形成于这些叠层21的上方且接触电荷捕捉层26。其中，导电条27是形成于和横跨(across)于接触孔24内的导电体25的上方。导电条27是与接触孔24内的导电体25和叠层21侧壁处的电荷捕捉层26电性连接。图3为本发明一实施例的部份三维叠层半导体结构的上视图，其中系显示导电条27形成于接触孔24内的导电体25上，且与多条字线(WL)平行。
[0048]根据实施例，导电条27为一接触接点的导电条(source contact strap),藉此可降低接触接点的阻值。在一实施例中，导电条27可以和字线以相同材料同时制作。再者，实施例的导电条27是构建于源极接点区域(SC reg1n)，因此，源极接点(即导电体25)系受导电条27覆盖和保护(而非传统结构中源极接点是受位线硬质