集成电路的制作方法
【专利说明】
【技术领域】
[0001]本发明关于集成电路，以及更特别地，关于集成电路的标准单元。
【【背景技术】】
[0002]在半导体设计中，标准单元方法是主要用数字-逻辑特征设计专用集成电路(ASIC)的方法。标准单元是由提供布尔逻辑功能(例如，和、或、异或、异或非、反相器)或存储功能(例如，触发器或锁存)的多个晶体管和互连结构形成。标准单元实现为固定-高度、可变-宽度全定制单元。标准单元在半导体衬底中以行来设置。在行与行之间是用于互连标准单元的路由区。此外，功率叶(power leaf)还可以通过路由区设置或可具有覆盖标准单元的设计区域。
[0003]为了简化ASIC设计工艺，各供应商已经开发了各种标准单元库。标准单元的使用有利于节省用于设计各种ASIC的时间和成本。此外，标准单元是最小化延迟和区域的典型的最佳的全定制布局。
【
【发明内容】
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[0004]有鉴于此，本发明特提供以下技术方案:
[0005]本发明提供一种集成电路，包含:标准单元，包含多个PMOS晶体管以及多个NMOS晶体管，多个PMOS晶体管位于半导体衬底中的第一行和第二行，多个NMOS晶体管位于半导体衬底中的第三行，其中，第三行相邻于第一和第二行，且设置于第一和第二行之间。
[0006]本发明还提供一种集成电路，包含:第一标准单兀，包含至少一个第一 PMOS晶体管以及至少一个第一 NMOS晶体管，至少一个第一 PMOS晶体管位于半导体衬底中的第一行，至少一个第一 NMOS晶体管位于半导体衬底中的第二行的第一区域；以及第二标准单元，包含多个第二 PMOS晶体管以及多个第二 NMOS晶体管，多个第二 PMOS晶体管位于半导体衬底中的第一行和第三行，多个第二 NMOS晶体管位于半导体衬底中的第二行的第二区域，其中第二行相邻于第一和第三行，且设置于第一和第三行之间，且第二区域的高度大于第二行中第一区域的高度。
[0007]本发明还提供一种集成电路，包含:第一标准单兀，包含至少一个第一 NMOS晶体管以及至少一个第一 PMOS晶体管，至少一个第一 NMOS晶体管位于半导体衬底中的第一行，以及至少一个第一 PMOS晶体管位于半导体衬底中第二行的第一区域；以及第二标准单元，包含多个第二 PMOS晶体管以及多个第二 NMOS晶体管，多个第二 PMOS晶体管位于半导体衬底中第二行的第二区域和第三行以及多个第二 NMOS晶体管位于半导体衬底中的第四行，其中第二行相邻于第一和第四行，且设置于第一和第四行之间，以及第四行相邻于第二和第三行，且设置于第二和第三行之间，其中第四行中第二 NMOS晶体管每个栅极的宽度是第一行中第一 NMOS晶体管的栅极的宽度的至少两倍。
[0008]本发明还提供一种集成电路，包含:第一标准单元，包含多个第一 NMOS晶体管以及多个第一 PMOS晶体管，多个第一 NMOS晶体管位于半导体衬底中的第一行和第二行，以及多个第一 PMOS晶体管位于半导体衬底中的第三行，其中第三行相邻于第一和第二行，且设置于第一和第二行之间；以及第二标准单元，包含多个第二 PMOS晶体管以及多个第二 NMOS晶体管，多个第二 PMOS晶体管位于半导体衬底中的第三行和第四行，以及多个第二 NMOS晶体管位于半导体衬底中的第二行，其中第二行相邻于第三和第四行，且设置于第三和第四行之间。
[0009]本发明通过上述技术方案，将有助于低速应用下的区域和功率减小。
【【附图说明】】
[0010]通过阅读后续详细描述和参考附图的示例，可以更全面地理解本发明，其中:
[0011]图1显示根据本发明的实施例的集成电路；
[0012]图2显示图示根据本发明的实施例的图1的标准单元S6和Dl的布局图的示例；
[0013]图3显示图示根据本发明的实施例的双倍高度单元以及单个高度单元的轨道号与包装密度之间的关系示意图；以及
[0014]图4显示图示根据本发明的实施例的图1的标准单元Dl、D3和S8的布局图的示例。
【【具体实施方式】】
[0015]下文的描述具有实施本发明的最佳期待的模式。此描述是为了说明本发明的一般原理且不应该认为是限制。本发明的范围最好由参考所附的权利要求来确定。
[0016]图1显示根据本发明的实施例的集成电路100。集成电路100包含位于半导体衬底110中多行中的多个标准单元。在图1中，标准单元Sl-Sll和标准单元D1-D3形成标准单元阵列120，且标准单元Sl-Sll和D1-D3设置于行Rn_Rn+4，其中N型阱130在行Rn中形成，N型阱140在行Rn+2中形成，以及N型阱150在行Rn+4中形成。在一个实施例中，P型阱可以在行Rn+1和Rn+3中形成。具体地，具有N型阱的行(例如，Rn、Rn+2或Rn+4)和不具有N型阱的行(例如，Rn+1或Rn+3)交替设置于半导体衬底110中。此外，每个标准单元Sl-Sll是具有高度SH的单个高度单元，以及每个标准单元D1-D3是具有高度DH的双倍高度单元。高度DH基本是高度SH的两倍，以及双倍高度单元能够高密度地提供高速操作。此外，双倍高度单元将有助于低速应用下的区域和功率减小。单个高度单元和双倍高度单元之间的布局差别将在以下描述。
[0017]图2显示图示根据本发明的实施例的图1的标准单元S6和Dl的布局图的示例。标准单元S6包含三个PMOS晶体管MP61-MP63和三个NMOS晶体管MN61-MN63。栅极G61和相邻栅极G61的P+型掺杂区域PD6形成PMOS晶体管MP61，栅极G62和相邻栅极G62的P+型掺杂区域PD6形成PMOS晶体管MP62，以及栅极G63和相邻栅极G63的P+型掺杂区域TO6形成PMOS晶体管MP63。此外，栅极G61和相邻栅极G61的N+型掺杂区域ND6形成NMOS晶体管MN61，栅极G62和相邻栅极G62的N+型掺杂区域ND6形成NMOS晶体管MN62，以及栅极G63和相邻栅极G63的N+型掺杂区域ND6形成NMOS晶体管MN63。标准单元Dl包含四个PMOS晶体管MP11-MP14和两个NMOS晶体管MN11-MN12。栅极Gll和相邻栅极Gll的P+型掺杂区域HHa形成PMOS晶体管MPl I，栅极G12和相邻栅极G12的P+型掺杂区域I3Dla形成PMOS晶体管MP12。栅极Gll和相邻栅极Gll的P+型掺杂区域TOlb形成PMOS晶体管MP13，以及栅极G12和相邻栅极G12的P+型掺杂区域I3Dlb形成PMOS晶体管MP14。请注意，行Rn中的P+型掺杂区域HHb中的PMOS晶体管的数量等于行Rn+2中的P+型掺杂区域HHa中的PMOS晶体管的数量。此外，栅极Gll和相邻栅极Gll的N+型掺杂区域NDl形成NMOS晶体管丽11，以及栅极G12和相邻栅极G12的N+型掺杂区域NDl形成NMOS晶体管丽12。在行Rn^P Rn+2中，P+型掺杂区域PD6、H)la和PDlb具有相同的高度(例如，Wl)，因此，标准单元S6中PMOS晶体管的每个栅极和标准单元Dl中PMOS晶体管的每个栅极具有相同的宽度W1。在行Rn+1中，N+型掺杂区域NDl的高度(例如，W3)是N+型掺杂区域ND6的高度(例如，W2)的至少两倍，由此，标准单元Dl中的匪OS晶体管的每个栅极具有标准单元S6中的NMOS晶体管的每个栅极的宽度的至少两倍，即，W3会2XW2。
[0018]图3显示图示根据本发明的实施例的双倍高度单元以及单个高度单元的轨道号与包装密度O之间的关系示意图，其中轨道号用于表示标准单元的高度。在图3中，曲线310表示单个高度单元的特性，以及曲线320表示双倍高度单元的特性。如果用相同的包装密度(例如，Pden)来比较，则双倍高度单元具有比单个高度单元的更大的轨道数，即，n2>nl。因此，双倍高度单元对于功率、区域和时序优化是好的。
[0019]图4显示图示根据本发明的实施例的图1的标准单元Dl、D3和S8的布局图的示例。标准单元Dl已经在图2中描述。在标准单元S8中，栅极G81和相邻栅极G81的P+型掺杂区域PD8在行Rn+2中形成PMOS晶体管，以及栅极G81和相邻栅极G81的N