非易失性半导体存储装置的制造方法
【专利说明】非易失性半导体存储装置
[0001]相关申请的交叉引用
[0002]本申请是基于2013年11月13日提交的申请号为61/903，460的美国临时专利申请并要求该申请的优先权益，该申请的全部内容通过弓I用的方式并入于此。
技术领域
[0003]本文所公开的实施例一般地涉及一种非易失性半导体存储装置。
【背景技术】
[0004]一般要求减小诸如NAND闪存的非易失性半导体存储装置中的芯片尺寸。这通常是通过减小所谓的NAND串的长度来实现。减小存储基元(cell)和选择栅(gate)之间的距离对于减小NAND串的长度是有效的。然而，减小存储基元和选择栅之间的距离可能增大在存储基元和选择栅之间出现的漏电流的量。
【发明内容】
[0005]本发明的实施例实现一种在不增大存储基元和选择栅之间的漏电流量的情况下能够减小存储基元和选择栅之间距离的非易失性半导体存储装置。
[0006]在一个实施例中，非易失性半导体存储装置包括NAND串，该NAND串包括布置在第一方向上的存储基兀和布置为在第一方向上与位于存储基兀的末端的第一存储基兀相邻的选择栅。第一间隙布置在存储基元之间，并且第二间隙布置在第一存储基元和选择栅之间。此外，在横截面形状中，第二间隙的上端高于第一间隙的上端，并且第二间隙的上部弯曲。
【附图说明】
[0007]图1是示意性说明在一个实施例的NAND闪存装置中设置的存储基元块的电气配置的方框图的一个实例。
[0008]图2是部分存储基元区域M的平面布局的一个示意性实例。
[0009]图3A和3B是示意性说明一个实施例的NAND闪存装置的垂直剖视图的实例。
[0010]图4A是气隙AGl的放大剖视图的一个示意性实例，而图4B是气隙AG2的放大剖视图的一个示意性实例。
[0011]图5A到5C是按照时间顺序说明选择栅SG附近的绝缘膜22的形成的剖视图的示意性实例。
[0012]图6A到14A和图6B到14B分别例示了一个实施例的NAND闪存装置的制造工艺流程的一个阶段。
[0013]图15是字线WL的接合部分的平面图的一个实例。
【具体实施方式】
[0014](第一实施例)
[0015]通过参考图1至图15的NAND闪存装置应用在下文中描述非易失性半导体存储装置的第一实施例。在接下来的描述中，功能和结构相同的元件标以相同的附图标记。附图没有按照比例绘制，因此，不反映特征(例如厚度与平面尺寸的相互关系和不同层的相对厚度)的实际测量结果。此外，方向性术语(例如上、下、低、左、右)被用于带假设的相关上下文中，该假设是指后面所描述的半导体衬底的表面朝上，并在这个表面上形成了电路。这样，方向性术语不一定对应于基于重力加速度的方向。在接下来的描述中，为了便于说明而使用XYZ正交坐标系。在该坐标系中，X方向和Y方向指不方向平行于半导体衬底的表面的方向，并彼此正交。X方向指示的是字线WL延伸的方向，并且Y方向(正交于Y方向)指示的是位线BL延伸的方向。本实施例基于作为非易失性半导体存储装置的一个实例的NAND闪存来描述，并且在任何适用的时候将参考互换性技术。
[0016]图1是说明NAND闪存装置的存储基元块的电气配置的示意图的一个实例。如图1所示，NAND闪存装置I主要包含通过以矩阵布置的多个存储基元来配置的存储基元阵列Ar。
[0017]位于存储基元区域M中的存储基元阵列Ar包括多个单位(unit)存储基元UC。单位存储基元UC包括连接到位线BLci到BLlri的选择晶体管STD和连接到源极线(sourceline) SL的选择晶体管STS。在选择晶体管STD和STS之间，m (m=2k，例如)个串联连接的存储基元晶体管MTtl到MTnri，布置在选择晶体管STD和STS之间。
[0018]单位存储基元UC构成存储基元块，并且多个存储基元块构成存储基元阵列Ar。单个块包含沿着行方向(如图1所示的左和右方向)排列的η个单位存储基元UC。存储基元阵列Ar构成沿着列方向(如图1所示的上和下方向)排列的多个块。为简单起见图1仅示出了一个块。
[0019]选择晶体管STD的栅极被连接到控制线S⑶。连接到位线BLtl到BLlri的第m个存储基元晶体管MTnri的控制栅极被连接到字线WLlrt。连接到位线BLtl到BLlri的第三存储基元晶体管MT2的控制栅极被连接到字线WL2。连接到位线BLtl到BLlri的第二个存储基元晶体管MT1的控制栅极被连接到字线WL115连接到位线BLtl到BLlri的第一存储基元晶体管MT。的控制栅极被连接到字线WU。连接到源极线SL的选择晶体管STS的栅极被连接到控制线SGS。控制线S⑶、字线WLtl至WLnr1、控制线SGS和源极线SL分别和位线BLtl到BLlri交叉(intersect)。位线BLtl至BLlri被连接到未示出的感测放大器。
[0020]在行方向上排列的单位存储基元UC的选择晶体管STD的栅电极被公共的控制线SGD电连接。类似地，在行方向上排列的单位存储基元UC的选择晶体管STS的栅电极被公共的控制线SGS电连接。每个选择晶体管STS的源极被连接到公共的源极线SL。在行方向上排列的单位存储基元UC的存储基元晶体管MTtl至MTnrl的栅电极各自分别被字线WLtl至WLnrl电连接。
[0021]图2是部分存储基元区域M的平面布局的一个示意性实例。为简单起见，字线WLtl至WLnri和存储基元晶体管MTtl至MTnrl在下文中也被称为字线WL和存储基元晶体管MT。
[0022]如图2所示，源极线SL、控制线SGS和控制线S⑶分别在X方向上(如图1所示的行方向)延伸，并且在Y方向上(如图1所示的列方向)彼此分隔。
[0023]元件隔离区域Sb在Y方向上延伸。该元件隔离区域Sb采用STI (浅沟槽隔离)结构，其中沟槽填充有绝缘膜。元件隔离区域Sb在X方向上彼此以预定的距离隔开。这样，在X方向上，元件隔离区域Sb隔离了沿Y方向形成在半导体衬底2的表层中的元件区域Sa。换句话说，元件隔离区域Sb位于元件隔离区域Sa之间，意味着半导体衬底，被元件隔离区域Sb划定为元件区域Sa。未示出的位线BL沿Y方向排列，从而被布置在元件区域Sa的上方，并且以预定距离彼此隔离。位线BL通过位线接头(contact) BLC而被连接到元件区域
Sb ο
[0024]字线WL延伸在正交于元件区域Sa的方向上(如图2所示的X方向)。字线WL在Y方向上彼此分隔预定的距离。在位于与字线WL的交叉处的元件区域Sa的上方，布置存储基元晶体管MT。在Y方向上相邻的存储基元晶体管MT构成也被称为存储基元串的NAND串的一部分。
[0025]在位于与控制线SGS和S⑶的交叉处的元件区域Sa的上方，布置选择晶体管STS和STD。选择晶体管STS和STD被布置为在Y方向上与位于NAND串两端的存储基元晶体管MT (存储基元MGl)的外侧相邻。
[0026]连接到源极线SL的选择晶体管STS在X方向上排列，并且选择晶体管STS的栅电极通过控制线SGS而电互连。选择晶体管STS的栅电极形成在与控制线SGS交叉的元件区域Sa的上方。源极接头SLC被设置在源极线SL和位线BL的交叉处。
[0027]选择晶体管STD在X方向上排列，并且选择晶体管STD的栅电极通过控制线SGD而电互连。选择晶体管STD的栅电极形成在与控制线SGD交叉的元件区域Sa的上方。位线接头BLC被设置在位于相邻的选择晶体管STD之间的元件区域Sa中。
[0028]先前的描述概述了第一实施例的NAND闪存装置的基本结构。
[0029]第一实施例的结构将参照图3A和3B被详细描述。图3A和3B是示意性说明第一实施例的NAND闪存装置I的结构的垂直剖视图的实例。图3A是沿着图2的线3A-3A截取的横截面结构的剖视图的一个实例。图3B是沿着图2的线3B-3B截取的横截面结构的剖视图的一个实例。
[0030]图3A说明了存储基元区域的横截面结构。
[0031]参考图3A，存储基元MG被设置在半导体衬底10的上方。具有P导电性(conductivity)类型的硅衬底可以被用作半导