图；
[0053]图12是图10中垂直隧穿场效应晶体管的制备方法的步骤S1512对应的剖面图；
[0054]图13是图10中垂直隧穿场效应晶体管的制备方法的步骤S1514对应的剖面图；
[0055]图14及图15是图10中垂直隧穿场效应晶体管的制备方法的步骤S152对应的剖面图；
[0056]图16是图3中垂直隧穿场效应晶体管的制备方法的步骤S16对应的剖面图；
[0057]图17是本发明第二实施方式提供的垂直隧穿场效应晶体管的剖面示意图；
[0058]图18是本发明第三实施方式提供的垂直隧穿场效应晶体管的剖面示意图；
[0059]图19是图18中垂直隧穿场效应晶体管的制备方法的步骤S25的流程图；
[0060]图20是图19中垂直隧穿场效应晶体管的制备方法的步骤S2511对应的剖面图；
[0061]图21是图19中垂直隧穿场效应晶体管的制备方法的步骤S2513对应的剖面图；
[0062]图22是图19中垂直隧穿场效应晶体管的制备方法的步骤S2515对应的剖面图；
[0063]图23是图19中垂直隧穿场效应晶体管的制备方法的步骤S2521对应的剖面图；
[0064]图24是图19中垂直隧穿场效应晶体管的制备方法的步骤S2522对应的剖面图；
[0065]图25是图19中垂直隧穿场效应晶体管的制备方法的步骤S2524对应的剖面图；
[0066]图26是本发明第四实施方式提供的垂直隧穿场效应晶体管的剖面示意图。
【具体实施方式】
[0067]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0068]请参阅图1及图2，为本发明第一较佳实施方式提供的垂直隧穿场效应晶体管的剖面结构示意图。垂直隧穿场效应晶体管包括源区1、第一外延层2、栅介质层3、栅区4及两个漏区5 ;第一外延层2、栅介质层3及栅区4依次叠加于源区I上。
[0069]源区I上朝向第一外延层2的表面设有第一沟槽11 ;第一外延层2延伸至第一沟槽中并形成有第二沟槽21，第二沟槽21形成于第一沟槽11中，且二者的开口朝向相同；第一外延层2形成栅区4与源区I之间的沟道。栅介质层3及栅区4均设置于第二沟槽21中。栅介质层3设置于第一外延层2上，栅介质层3将栅区4与第一外延层2隔离。两个漏区5分别设置在第二沟槽外的两相对侧处，漏区5与栅区4相隔离；第一外延层2延伸至漏区5与源区I之间，并形成漏区5与源区I之间的沟道。
[0070]栅区4位于第二沟槽21中，且第二沟槽21形成于第一沟槽11中，可以使得栅区4处于第一沟槽11中，源区I的第一沟槽11与栅区4有重叠的区域内的载流电子都会都到栅区4电场的作用，源区I的第一沟槽内各个面上的载流电子均可以发生隧穿，即利用第一沟槽11增加了源区I与栅区4之间的重叠面积，从而增加隧穿面积；第一外延层2可以形成栅区4与源区I之间的沟道，隧穿类型属于线性隧穿，栅区4电场方向和源区I的电子隧穿方向处于一条线上，隧穿几率大，从而提高了隧穿电流。同时，利用第一外延层2作为漏区5与源区I之间的沟道，可以不再制备沟道，减少工艺步骤。
[0071]源区I为原位掺杂的P+型(P型重掺杂)半导体层，其材料可以硅材料，也可以是锗、锗硅材料、II1-V族材料、或II1-V族化合材料等中的任意一种。P+型半导体层可以沉积形成、或者通过离子注入工艺注入P+型离子形成。P+型杂质一般包括先不限于硼离子、氟化硼离子等等。
[0072]第一外延层2为本证掺杂的N+型(N型重掺杂)半导体层，其材料可以是硅、锗、锗硅、II1-V族材料等，掺杂浓度可以是未掺杂或轻掺杂。N型杂质一般包括但不限于砷离子、磷离子等等。第一外延层2可以与源区I形成一个p-n隧穿结。
[0073]栅介质层3可以是高K电介质材料、娃氧化物、HfS1N或者其他氧化物材料等，其可以起到绝缘作用，以将栅区4与第一外延层2隔离。栅区4的材料可以是金属或者多晶硅等。
[0074]本实施例中，在源区I与第一外延层2的叠加方向上，第一沟槽11的截面为矩形，第二沟槽21的截面为矩形，从而利于对源区I及第一外延层2的蚀刻以形成第一沟槽11及第二沟槽21，方便制备。第一沟槽11与第二沟槽21的截面相同，可以利于隧穿。当然，在其他的实施方式中，第一沟槽11、第二沟槽21的截面也可以是三角形、U形、梯形等形状中的任一种。
[0075]栅区4上设有第三沟槽40，第三沟槽40形成于栅区4上远离源区I的表面，第三沟槽40与第一沟槽11开口朝向相同，通过第三沟槽40可以减少栅区4耗材，减轻垂直隧穿场效应晶体管的重量。此处，在其他的实施方式中，栅区4上也可以不设置第三沟槽40。
[0076]本实施例中，栅介质层3与栅区4整体位于第一外延层2的第二沟槽21中，栅介质层3与栅区4 二者与第二沟槽21的开口处几乎平齐。漏区5位于第二沟槽21外，其边缘与第二沟槽21的开口边缘对齐，漏区5的横向宽度与第一外延层2两侧部位的横向宽度一致，从而可以充分利用第一外延层2的上表面空间，利于漏区5的制备。漏区5设置在第二沟槽21外，而栅区4设置在第二沟槽21中，可以使得漏区5与栅区4相隔离。
[0077]进一步，垂直隧穿场效应晶体管还包括衬底9及电极接触结构，衬底9设置在源区I上远离第一外延层2的表面处。通过衬底9可对整个垂直隧穿场效应晶体管起到支撑作用，且方便源区I的加工制备。源区、栅区及漏区上均分别对应连接有电极接触结构，以分别形成源极、栅极及漏极。从而实现垂直隧穿场效应晶体管与其他元器件的电连接。如图1所示，各漏区5上分别形成有一漏极8，漏极8包括金属柱82及边墙81，金属柱82连接至漏区5，边墙81为绝缘材质制成且包围在金属柱82周围。电极接触结构8可以与现有技术中垂直隧穿场效应晶体管的电极接触结构相同，本发明实施方式中不再进一步详细描述。
[0078]请参阅图3，为本发明提供的第一实施方式的垂直隧穿场效应晶体管的制备方法的流程图。垂直隧穿场效应晶体管的制备方法包括但不限于如下步骤。
[0079]步骤S11，提供一衬底9。本实施例中，所述衬底的材质为硅。如图4所示，衬底可为矩形衬底。在其他实施方式中，衬底也可以为锗(Ge)或硅锗、镓砷等I1-1V族、或II1-V族、或IV-1V族的二元或三元化合物半导体、绝缘衬底上的娃(Silicon on Insulator, SOI)、或者绝缘衬底上的锗(Germanium on Insulator, GeOI)中的任意一种。此处的P型杂质一般包括先不限于硼离子、氟化硼离子等等。
[0080]步骤S12，在衬底9上覆盖源区材料10，如图5所示，本实施方式中，在衬底上沉积原位掺杂的P+型半导体层，其材料可以硅材料，也可以是锗、锗硅材料、II1-V族材料、或II1-V族化合材料等中的任意一种。当然，在其他实施方式中，也可以通过离子注入工艺注Λ P+型离子形成所述源区，同时，需要通过退火工艺来激活掺杂的离子。
[0081]步骤S13，在源区材料10上形成一第一沟槽11，以制备成源区I。如图6所示，在所述步骤S13中，包括但不仅限于以下子步骤。
[0082]步骤S131，如图7所示，在源区材料10上沉积一层第一掩膜层101，并刻蚀该第一掩膜层的中部，以露出源区的中心区域。第一掩膜层用于保护第一掩膜层覆盖的源区表面，防止刻蚀时，刻蚀液体对第一掩膜层下方的源区产生影响。所述第一掩膜层21的材料可以为但不局限于氧化硅材料、氮化硅、或氮氧化硅等。
[0083]步骤S132，以第一掩膜层为掩膜，刻蚀露出的源区的中心区域，从而形成第一沟槽。
[0084]步骤S133，去除余下的第一掩膜层，从而制备成源区，如图8所示。
[0085]步骤S14，在所述源区上覆盖第一外延层材料，并在位于所述第一沟槽中的第一外延层材料上形成一第二沟槽21，第二沟槽21与第一沟槽11的开口朝向相同，以制备成第一外延层2，如图9所示。具体地，第一外延层为本证掺杂的半导体层，以作为隧穿沟道及第一外延层(pocket区域)，其材料可以是娃、锗、锗娃、II1-V族材料等，掺杂类型为η型，掺杂浓度可以是未掺杂或轻掺杂。第一外延层可用外延的方式形成，比如化学气相沉积(Chemical Vapor Deposit1n, CVD)技术，分子束外延(Molecular beam epitaxy,MBE)技术。
[0086]在步骤S14中，首先，形成覆盖在源区上的本证掺杂的半导体层，本证掺杂的半导体层覆盖于源区的整体上表面，并将第一沟槽填充；然后将填充于第一沟槽中的半导体层进行刻蚀形成第二沟槽，从而将半导体层加工成第一外延层。该第二沟槽的具体刻蚀方式可以与第一沟槽的刻蚀方式相同，此处不再赘述。
[0087]步骤S15，在所述第一外延层上形成栅介质层、栅区及两个漏区。如图