利用定向自组装的垂直纳米线晶体管沟道和栅极的图案化的制作方法
【技术领域】
[0001] 本发明的实施例总体上涉及微电子器件的晶体管制造，并且更具体地涉及使用定 向自组装（DSA)的垂直纳米线晶体管的图案化。
【背景技术】
[0002] 在垂直取向的晶体管中，良好控制的材料层厚度限定了诸如栅极长度（Lg)的功 能长度，并且可以有利地定制材料组成以获得带隙和迀移率差别。可以通过沟道宽度（Wg) 和纳米线的对应截面的光刻图案化来连续缩放电流驱动。然而，在实际应用中，可能需要印 刷直径为15nm左右或更小同时具有非常好的临界尺寸（CD)均匀性和良好的圆度并且具有 最小特征间距以获得最高的密度的纳米线特征（例如，孔）。此外，必须要使沟道图案与栅 极堆叠体和接触金属化部准确对准。
[0003] 小于15nm并且具有足够的⑶均匀性、圆度和间距的孔的光刻印刷超出了已知ArF 或UEV抗蚀剂的能力。将孔印刷得更大并且然后使其缩小的技术不能获得期望的间距（例 如，<30nm)。这种间距甚至还低于双掩模图案化技术的分辨率，并且像这样会需要至少三个 掩模图案化步骤以及采用昂贵的光刻工具箱的非常强力的缩小工艺。
[0004] 因此，能够以较低成本制造的用于将垂直纳米线晶体管图案化成尺寸低于15nm 并且间距低于30nm的技术是有益的。
【附图说明】
[0005] 通过示例而不是限制的方式示出了本发明的实施例，在附图的图中：
[0006] 图1是根据实施例的垂直纳米线晶体管的等距示图；
[0007] 图2是根据实施例的示出形成垂直纳米线晶体管的方法的流程图；
[0008] 图3A、3B、3C、3D和3E示出了根据实施例的在执行图2的方法中的操作时形成的 单沟道结构的平面图；
[0009] 图4A、4B、4C、4D和4E示出了根据实施例的图3A-3E中所示的结构的截面图；
[0010] 图5A、5B、5C、5D、5E和5F示出了根据实施例的在执行图2的方法中的操作时形成 的单沟道结构的平面图；
[0011] 图6A、6B、6C、6D、6E和6F示出了根据实施例的图5A-5D中所示的结构的截面图；
[0012] 图7A、7B和7C示出了根据实施例的在执行图2的方法中的操作时形成的双沟道 结构的平面图；
[0013] 图8A、8B和8C示出了根据实施例的图7A-7C中所示的结构的截面图；
[0014] 图9A、9B、9C、9D和9E示出了根据实施例的在执行图2的方法中的操作时形成的 单沟道结构的截面图；
[0015] 图1(^、1(?、10(：、100、1(^、1(^和106示出了根据实施例的在执行图2的方法中的 操作时形成的单沟道结构的截面图；
[0016] 图11是根据本发明的实施例的采用非平面晶体管的移动计算平台的功能框图； 以及
[0017] 图12示出了根据一个实施例的计算设备的功能框图。
【具体实施方式】
[0018] 在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是， 在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框 图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对"实施 例"的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个 实施例中。因此，在整个说明书中的各处出现的短语"在实施例中"不一定指代本发明的同 一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多 个实施例中。例如，第一实施例可以与第二实施例组合，只要这两个实施例在结构或功能上 彼此不互斥。
[0019] 术语"耦合"和"连接"及其衍生词在本文中可以用于描述部件之间的结构关系。 应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，"连接"可以用于 指示两个或更多元件彼此直接物理接触或电接触。"耦合"可以用于指示两个或更多元件彼 此直接或间接地（其间具有其它中间元件）物理接触或电接触，和/或指示两个或更多元 件彼此配合或相互作用（例如，如在因果关系中）。
[0020] 如本文中使用的术语"在…之上"、"在…之下"、"在….之间"和"在…上"指代一 个材料层相对于其它层的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可 以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以 与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层"上"的第一层与 该第二层直接接触。
[0021] 图1是可以根据本发明的实施例制造的示例性垂直纳米线晶体管101的等距示 图。对于垂直纳米线晶体管101，半导体纳米线相对于衬底105垂直取向，以使纵向长度L 沿z维度（垂直于衬底105的表面平面）并且宽度W限定衬底105的由纳米线所占据的面 积。对于横向取向的晶体管，垂直晶体管101包括沿纵向长度L的一种或多种半导体材料， 其对应于包括设置在非本征源极/漏极区135B、源极/漏极区130B和源极/漏极区120B 之间的沟道区145B的晶体管的功能区。根据实施例，晶体管101的漏极可以"朝下"设置 在衬底105上，或者晶体管可以被倒置以具有"朝下的源极"。在垂直形式中，晶体管101具 有临界尺寸，例如由材料层厚度限定的沟道长度和Lg ( 即，纵向长度L的部分），其可以通过 外延生长工艺、注入工艺或沉积工艺而得到非常好的控制（例如，至5-10A )。
[0022] 通常，衬底105以及第一和第二半导体材料层111C、IllB可以是本领域中已知的 任何材料，包括IV族材料（例如，Si、Ge、SiGe)、m-N材料（例如，GaN、AlGaN等）或m-V 族材料（例如InAlAs、AlGaAs等）。漏极/源极区130B、120B具有半导体材料层111A、111D， 它们可以是与沟道区145B相同的材料或不同的材料。源极/漏极接触部122B可以包括设 置在源极/漏极区120上的半导体111E，例如p+隧穿层和/或高度掺杂（例如，η+)的低 带隙帽层。源极接触部122Β中还可以包括低电阻率欧姆接触金属。
[0023] 晶体管101包括栅极堆叠体150Β，其完全同轴包围沟道区145Β内的纳米线。类似 地，源极/漏极接触部122Β和132Β还被示出为同轴包围源极/漏极区120BU30B，尽管不 必这样。设置在栅极堆叠体150B之间，第一电介质间隔体（未示出）设置在源极/漏极接 触部132B上并且沿第一纵向长度完全同轴包围非本征源极/漏极区135B。第二电介质间 隔体156设置在栅极堆叠体150B上并且沿第二纵向长度完全同轴包围非本征源极/漏极 区120B，并且源极/漏极接触部132B设置在第二电介质间隔体上。
[0024] 图2是根据实施例的示出形成诸如晶体管101的垂直纳米线晶体管的方法201的 流程图。通常，方法201需要采用诸如二嵌段共聚物的定向自组装（DSA)材料，从而可能在 不需要扫描仪的情况下基于一次光刻操作来对最终限定垂直纳米线晶体管的沟道区的特 征进行图案化。
[0025] 方法201在操作205处开始于以光刻方式图案化掩模层中的引导开口（guide opening)。引导开口用于提供DSA材料要对准的边缘，并且更具体地引导开口是封闭多边 形，并且有利地是弧形，并且更具体地是圆形。在操作205处可以同时印刷任意数量的引导 开口，例如可以使用本领域中已知的任何常规光刻工艺来印刷引导开口的1维或2维阵列。 如本文使用的，1维阵列需要引导开口中的一行或一列在行或列维度中的相邻开口之间具 有最小间距并且在相邻行或列之间的距离超过最小间距，而2维阵列需要引导开口的行和 列在行和列维度中的所有引导开口之间具有最小间距。可以改变引导开口的尺寸和形状以 允许在给定引导层开口中图案化多于一个沟道孔，例如图7b所示。
[0026] 图3A-3D示出了根据实施例的在执行方法201中的操作时形成的单沟道晶体管结 构的平面图。圆形引导开口 315在图3A中示出并且表示在操作205处印刷的1维或2维 阵列的一个重复单元。图4A-4D分别示出了沿图3A中所示的A' -A线截取的图3A-3E中所 示的结构的截面图。在示例性实施例中，圆形引导开口 315具有不超过20nm的临界尺寸 (⑶1)并且多边形边缘306限定穿过掩模340的厚度的孔305 (图4A)，掩模340可以是光 致抗蚀剂或硬掩模材料。在光致抗蚀剂实施例中可以利用适合于所采用的光刻工具的任何 常规抗蚀剂配方。掩模340设置在半导体层之上，半导体层具有对应于要提供纳米线晶体 管的沟道区的期望的晶体管沟道长度（Lg)的z高度厚度（Tl)。对于图4A中所示的示例性 实施例，掩模340直接设置在沟道半导体层315 (例如，单晶硅、SiGe等）上，尽管诸如硬掩 模材料层（例如，31!^、5102等）的中间材料层可以设置在光致抗蚀剂层340与沟道半导 体层315之间。
[0027] 返回图2,方法201继续进行操作210,其中将DSA材料沉积到操作205处形成的 引导开口中。在准备涂覆DS