一种eeprom存储器件以及制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种EEPROM存储器件以及制备方法。
【背景技术】
[0002]电可擦可编程只读存储器(EEPROM,Electrically ErasableProgrammableRead-Only Memory),是一种掉电后数据不丢失的存储芯片；其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPROM是非易失性存储器，其中的闪速EEPROM发展迅速。EEPROM比DRAM复杂，因此EEPROM的集成度很难提高。
[0003]—个EEPROM存储单元的存储信息的部分就像一个常闭或常开的晶体管，当浮栅充电时，容纳电荷或者阻碍电子从控制栅流向硅；充电通过将源/漏接地，于控制栅上施加电压来完成；施加反向电压，将使电荷流向娃衬底。这样，基于一个存储单兀存储I位(bit)数据，随着大规模的存储单元阵列结构，芯片尺寸增大。
[0004]典型的，非易失性存储器有两个基本的结构:堆叠栅结构和分离栅结构。具有堆叠栅结构的EEPROM通常包括浮栅和设置于浮栅上的控制栅。此种堆叠栅结构的EEPORM通常会有过擦除问题，一旦过擦除问题发生，在其他存储单元的读操作过程中就会有不期望出现的漏电流。制造堆叠栅结构的EEPROM比分离栅结构的EEPROM工艺流程简单，然而，由于其有过擦除问题而分离栅结构的EEPROM没有，因此具有分离栅结构的EEPROM使用范围更广。
[0005]具有分离栅结构的EEPROM包括控制栅，浮栅和高压晶体管的栅极，其中控制栅设于浮栅之上，控制栅和浮栅两者是侧边补偿(laterally offset) 0尽管具有分离栅结构的EEPROM没有过擦除问题，然而，由于高压晶体管的栅极的引入，增加了制造步骤的复杂性并且增加了存储单元的尺寸。分离栅结构的EPROM的存储单元比堆叠栅结构的EEPROM的存储器的存储单元大，分离栅存储单元很难按比例缩小，因为高压晶体管的栅极、控制栅和浮栅不是自对准。
[0006]现有技术中所述EEPROM存储单元中包含自对准硅化物的高压MOS器件(HV M0S)如图1a所示，所述结构中包含衬底101、位于所述衬底101上的栅极结构104、间隙壁103，以及位于栅极结构104两侧的自对准硅化物102，所述结构中高压器件需要能够为存储单元提高较大的电压，所述器件的击穿电压成为一个重要的性能评价，现有技术中所述高压器件受到GIDL效应的控制，因此增加HV MOS中漏极和栅极之间的间距可以明显的提高器件的击穿电压，现有技术中所述第二间隙壁的宽度由于考虑器件的性能因而一般设置为固定览度。
[0007]现有技术中为了提高HV MOS的击穿电压，通常选用以下两种方式:
[0008]第一种如图1b-1c所示，在形成所述高压晶体管的栅极10和所述控制栅20之后，在所述高压晶体管的栅极10和所述控制栅20上沉积额外的氧化物层105，通过增加额外的氧化物层105来增加漏区和栅极之间的间距，但是所述方法会引起自对硅化物阻挡(SAB)工艺以及接触孔形成工艺的工艺余裕(marginal)，另外所述高压晶体管的栅极10和所述控制栅20之间较小的间隙会造成在栅极蚀刻过程中对有源区造成损坏。
[0009]第二种方法如图1d所示，通过在所述栅极结构的两侧形成自对硅化物阻挡层106，然后在执行源漏注入，以增加源漏区和栅极之间的间距，但是所述方法导致器件的尺寸增加，而且由于源漏区和所述栅极结构不是自对准的结构，需要增加更多的工艺余裕(marginal)来解决该问题。
[0010]因此，现有技术中EEPROM中为了提高HV MOS的击穿电压，尝试了各种不同的方法，但是每种方法都存在不同的弊端，例如导致工艺过程复杂或者对器件造成其他的损坏等。所以需要对现有的EEPROM的制备方法做进一步的改进，以解决上述问题，进一步提闻器件的性能。
【发明内容】
[0011]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0012]本发明为了解决现有技术中存在的问题，提供了一种EEPROM存储器件的制备方法，包括:
[0013]提供半导体衬底，所述半导体衬底上形成有高压晶体管的栅极和存储器件的浮栅；
[0014]在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；
[0015]在所述栅极介电层上沉积控制栅材料层；
[0016]蚀刻所述控制栅材料层和所述栅极介电层，以在所述浮栅上方形成控制栅，同时在所述高压晶体管的栅极的侧壁上形成由所述控制栅材料层形成的第一间隙壁；
[0017]在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅的侧壁上形成第二间隙壁。
[0018]作为优选，所述高压晶体管为选择晶体管。
[0019]作为优选，所述第二间隙壁的材料为用于形成低压晶体管的间隙壁的材料。
[0020]作为优选，在形成所述第二间隙壁的同时，还包括在所述半导体衬底上的低压晶体管的栅极侧壁上形成间隙壁。
[0021]作为优选，在所述栅极介电层上沉积控制栅材料层之后，所述方法还包括:
[0022]在所述浮栅上方形成掩膜层，以覆盖所述浮栅上方以及侧壁上的所述控制栅材料层；
[0023]蚀刻所述栅极介电层和所述控制栅材料层，以在所述高压晶体管的栅极的侧壁上形成所述第一间隙壁；
[0024]去除所述掩膜层，以在所述浮栅上方形成所述控制栅。
[0025]作为优选，在沉积栅极介电层之前，所述方法还进一步包括在所述高压晶体管的栅极和所述浮栅两侧的半导体衬底中执行浅掺杂，形成浅掺杂区域的步骤。
[0026]作为优选，所述控制栅包括位于所述浮栅上方的水平部分以及位于所述浮栅侧壁的栅极介电层上的竖直部分。
[0027]作为优选，在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅上形成第二间隙壁的方法为:
[0028]沉积第二间隙壁材料层，以覆盖所述高压晶体管的栅极和所述控制栅；
[0029]蚀刻所述第二间隙壁材料层，以去除水平部分的所述第二间隙壁材料层，在所述高压晶体管的栅极的所述第一间隙壁上以及所述控制栅上形成所述第二间隙壁。
[0030]作为优选，所述方法还包括在形成所述第二间隙壁之后在所述高压晶体管的栅极和所述控制栅两侧的半导体衬底中执行源漏注入的步骤，以分别形成源漏区。
[0031]作为优选，所述控制栅材料层选用多晶硅层；
[0032]所述栅极介电层选用ONO层。
[0033]本发明还提供了一种EEPROM存储器件，包括相互分离的高压晶体管的栅极和控制栅；
[0034]其中，所述高压晶体管的栅极的侧壁上形成有第一间隙壁以及位于第一间隙壁外侧的第二间隙壁，
[0035]所述第一间隙壁选用多晶硅材料，所述第一间隙壁和所述高压晶体管的栅极之间具有栅极介电层。
[0036]作为优选，所述器件还包括浮栅，其中所述控制栅位于所述浮栅上并包围所述浮栅，所述浮栅和控制栅之间形成有栅极介电层。
[0037]本发明为了解决现有技术中存在的问题提供了一种EEPROM存储器件的制备方法，在所述方法中通过优化制备工艺过程，不仅提高了器件的击穿电压，而且能够和现有的工艺兼容。
[0038]所述方法具有以下优点:
[0039](I)通过在所述高压器件中增加一个额外的间隙壁，而且该工艺过程并没有牺牲其他工艺窗口，也没增加额外的生产成本；
[0040](2)所述方法增加工艺余裕(margin)，能够更加有助于器件尺寸的进一步缩小；
[0041](3)所述方法增加了栅极制备过程中的工艺窗口。
【附图说明】
[0042]本发明的下列附图在此作为本发明的一