半导体装置和半导体工艺的制作方法
【技术领域】
[0001] 本发明涉及半导体封装的领域，且更具体地说，涉及一种3-D半导体装置和用于 制造所述3-D半导体装置的半导体工艺。
【背景技术】
[0002] 在堆栈式芯片封装中，可以垂直堆栈式方式将多个集成电路芯片封装于单个封装 结构中。此情形增加堆栈密度，从而使封装结构较小，且常常缩减信号必须在芯片之间横穿 的路径的长度。因此，堆栈式芯片封装倾向于增加在芯片之间的信号传输速度。另外，堆栈 式芯片封装允许将具有不同功能的芯片集成于单个封装结构中。娃穿孔（ThroughSilicon Via，TSV)的使用因其具有可在芯片之间提供短垂直导电路径的能力而成为实现堆栈式芯 片封装集成的关键技术。
【发明内容】
[0003] 本发明的一个方面涉及一种半导体装置。在一个实施例中，所述半导体装置包 括：衬底；导电通孔（ConductiveVia)，其形成于所述衬底中，所述导电通孔具有与所述衬 底的无源表面（InactiveSurface)实质上共平面的第一末端；电路层，其邻设（disposed adjacent)于所述衬底的有源表面（ActiveSurface)且电性连接到所述导电通孔的第二 末端；重新分布层（RedistributionLayer)，其邻设于所述衬底的所述无源表面，所述重新 分布层具有第一部分和第二部分，所述第一部分位于所述第一末端上且电性连接到所述第 一末端，所述第二部分向上定位且远离所述第一部分；和裸片，其邻设于所述衬底的所述无 源表面且电性连接到所述重新分布层的所述第二部分。所述半导体装置可进一步包含：电 介质层，其位于所述衬底的所述无源表面与所述重新分布层的所述第二部分之间，和保护 层，其覆盖所述重新分布层和所述电介质层，所述保护层具有开口以暴露所述重新分布层 的部分。所述开口有助于所述裸片与所述重新分布层之间的所述电性连接。另外，所述半导 体装置可包含多个凸块下金属层（underbumpmetallurgy,UBM)，所述凸块下金属层（UBM) 邻设于所述衬底的所述有源表面且电性连接到所述电路层。所述电路层和所述裸片各自可 包含一个或一个以上集成被动装置（IntegratedPassiveDevice,IPD)。所述导电通孔可 包含包括以下各者的导电通孔：晶种层，其包括垂直地设置的环形部分，和基底部分，所述 基底部分与所述环形部分邻接且邻近于和实质上平行于所述有源表面；和第二金属层，其 位于所述晶种层的内部表面上。在其它实施例中，所述导电通孔可为实心柱体。
[0004] 在另一实施例中，形成于所述衬底的所述衬底中的所述导电通孔可从所述衬底的 所述无源表面突出。在此情况下，所述重新分布层可位于所述导电通孔的突出尖端的所有 表面（包含侧表面）上，以提供增强型电性接触和较紧固附接。
[0005] 本发明的另一方面涉及制造一半导体装置。在一个实施例中，一种制成半导体装 置的方法包括：(a)提供晶片，所述晶片具有衬底和电路层，其中所述衬底具有有源表面和 无源表面，且所述电路层邻设于所述有源表面；(b)形成多个凸块下金属层（UBM)在所述 电路层上；（C)将载体附接到所述晶片，其中所述凸块下金属层（UBM)面对所述载体；（d) 形成重新分布层在所述无源表面上；（e)附接裸片邻近于所述无源表面，其中所述裸片电 性连接到所述重新分布层；和（f)形成模塑料邻近于所述无源表面以包覆所述裸片。在步 骤（a)中，所述电路层可包括多个第一接垫、多个第二接垫、第一保护层和第一电介质层； 所述第一电介质层位于所述衬底的所述有源表面上；所述第一接垫和所述第二接垫位于所 述第一电介质层上；所述第一保护层覆盖所述第一接垫且具有多个开口以暴露所述第二接 垫。在步骤（b)中，可在所述第一保护层的所述开口中形成所述凸块下金属层（UBM)以接触 所述第二接垫。在步骤（c)之后，半导体工艺可包括以下步骤：（cl)在所述衬底中形成多个 互连金属以电性连接所述电路层；和（c2)形成重新分布层邻近于所述无源表面，其中所述 重新分布层电性连接到所述互连金属。另外，步骤（cl)可包括以下步骤：（ell)从所述衬底 的所述无源表面形成多个圆柱形空腔，其中所述圆柱形空腔暴露所述电路层的局部；（cl2) 在所述圆柱形空腔中形成所述互连金属；（cl3)从所述衬底的所述无源表面形成多个圆形 凹槽，其中每一所述圆形凹槽环绕每一所述互连金属；和（cl4)在每一所述圆形凹槽中形 成绝缘环。
【附图说明】
[0006] 图1显示根据本发明的实施例的半导体装置的剖面图；
[0007] 图2(a)显示图1的半导体装置的局部放大剖面图；
[0008] 图2(b)显示根据本发明的另一实施例的半导体装置的局部放大剖面图；
[0009] 图3显示根据本发明的另一实施例的半导体装置的剖面图；
[0010] 图4至19显示根据本发明的实施例的用于制造半导体装置的半导体工艺；以及
[0011] 图20至23显示根据本发明的另一实施例的用于制造半导体装置的半导体工艺。
[0012] 贯穿图式和详细描述而使用共同参考数字以指示相同元件。本发明将从结合随附 图式的以下详细描述更显而易见。
【具体实施方式】
[0013] 参看图1，显示根据本发明的实施例的半导体装置1的剖面图。半导体装置1包括 衬底11、第一电介质层12、电路层13、多个凸块下金属层（UBM) 24、多个互连金属35、中心绝 缘材料36、绝缘环361、第二电介质层40、重新分布层48、第二保护层50、裸片2、多个焊线 21、多个焊球54和模塑料（MoldingCompound) 3。
[0014] 所述衬底11具有有源表面111、无源表面112和多个通孔（Through Hole) 115。在 此实施例中，所述衬底11的材料为例如硅或锗的半导体材料。然而，在其它实施例中，所述 衬底11的材料可为玻璃。
[0015] 第一电介质层12位于衬底11的有源表面111上。在此实施例中，第一电介质层 12的材料为氧化硅或氮化硅。然而，在其它实施例中，第一电介质层12可包含例如聚酰亚 胺（polyamide,PI)或聚丙烯（polypropylene,PP)的聚合物。
[0016] 电路层13邻设于衬底11的有源表面111。在此实施例中，电路层13位于第一电介 质层12上，且包含多个第一接垫14a、多个第二接垫14b和第一保护层16。第一接垫14a、 第二接垫14b和第一保护层16位于第一电介质层12上。第一接垫14a和第二接垫14b为 电路层13的金属层（未图不）中的一者的局部。在此实施例中，金属层的材料为铜。第一 保护层16覆盖第一接垫14a且具有多个开口 161以暴露第二接垫14b。在此实施例中，第 一保护层16包含例如聚酰亚胺（PI)或聚丙烯（PP)的聚合物。然而，在其它实施例中，第 一保护层16的材料可为氧化硅或氮化硅。
[0017] 在此实施例中，电路层13进一步包含至少一个第一集成被动装置（iro) 15,第一 集成被动装置（IPD) 15位于第一电介质层12上且由第一保护层16所覆盖。因此，第一集 成被动装置（IPD) 15邻近于衬底11的有源表面111。在此实施例中，第一集成被动装置 (IPD)15为电感器。然而，第一集成被动装置（IPD)15可包含电容器、电阻器，或电感器、电 容器与电阻器的组合。
[0018] 每一凸块下金属层（UBM) 24位于第一保护层16的每一开口 161中以接触第二接 垫14b，使得凸块下金属层（UBM)24电性连接到电路层13。在此实施例中，凸块下金属层 (UBM) 24包括第一金属层22和第一晶种层18。第一金属层22为单层或多层结构。第一晶 种层18的材料为氮化钽，且第一金属层22的材料为以下各者的混合物：镍（Ni)、钯（Pd) 和金（Au);镍（Ni)和金（Au);或镍（Ni)和钯（Pd)。然而，可省略第一晶种层18。焊球54 位于凸块下金属层（UBM) 24上。
[0019] 每一互连金属35位于衬底11的相应每一通孔115中，且电性连接到电路层13和 重新分布层48。在本实施例中，互连金属35进一步延伸通过第一电介质层12以接触第一 接垫14a。互连金属35具有第二金属层3