具有底层蚀刻停止的纳米线晶体管的制作方法
【技术领域】
[0001]本描述的实施例总体上涉及纳米线微电子器件领域，并且具体而言，涉及使用至少一个底层蚀刻停止来防止在制造纳米线沟道期间的去除牺牲层期间去除源极结构或漏极结构的部分而形成的纳米线结构。
【背景技术】
[0002]集成电路部件的更高的性能、更低的成本、增大的小型化以及集成电路的更大的封装密度是微电子产业对于微电子器件的制造的当前目标。随着实现这些目标，微电子器件按比例缩小，即变得更小，这增大了对来自每一个集成电路部件的最佳性能的需要。
[0003]当微电子器件尺寸按比例缩小到15纳米(nm)节点以下时保持迀移率改进和短沟道控制在微电子器件制造中提出了挑战。纳米线可以用于制造提供改进的短沟道控制的微电子器件。例如，硅锗(SixGelx)纳米线沟道结构(其中，x<0.5)以可观的Eg提供了迀移率增强，这适合于用在使用较高的电压操作的许多传统产品中。而且，硅锗(SixGelx)纳米线沟道(其中，x>0.5)提供了以较低Eg增强的迀移率(例如，适合于在移动/手持领域中的低电压产品)。
[0004]尝试了许多不同技术来制造基于纳米线的器件并调整其尺寸。然而，在制造可靠的纳米线晶体管的领域中仍需要改进。
【附图说明】
[0005]在说明书的结论部分中具体指出并清楚地要求了本公开内容的主题。根据以下说明和所附权利要求书并结合附图，本公开内容的在前及其它特征将变得更为显而易见。应当理解的是，附图仅描绘了根据本公开内容的几个实施例，并且因此不用认为是其范围的限定。通过使用附图，将以另外的特殊性和细节来描述本公开内容，以便可以更易于确定本公开内容的优点，在附图中:
[0006]图1-11和图13-15是根据本描述的实施例的形成纳米线晶体管的工艺的斜视图和侧横截面视图。
[0007]图12是示出在没有底层蚀刻停止的情况下会出现的蚀刻损伤的侧横截面视图。
[0008]图16是根据本描述的实施例的制造微电子器件的工艺的流程图。
[0009]图17示出了根据本描述的一个实施方式的计算设备。
【具体实施方式】
[0010]在以下的【具体实施方式】中参考了附图，附图通过示例的方式显示了在其中可以实施所要求保护的主题的特定实施例。足够详细地描述了这些实施例，以使得本领域技术人员能够实施主题。应当理解的是，各个实施例尽管不同，但不必是相互排斥的。例如，在不脱离所要求保护的主题的精神和范围的情况下，本文结合一个实施例描述的特定特征、结构或特性可以在其它实施例中实施。本说明书内对“一个实施例”或“实施例”的提及意指结合该实施例描述的特定特征、结构或特性包括在本说明中包含的至少一个实施方式中。因此，短语“一个实施例”的使用未必指代相同的实施例。另外，应当理解的是，在不脱离所要求保护的主题的精神和范围的情况下，可以修改每一个公开的实施例内各个元件的位置或布置。因此，以下的【具体实施方式】不应认为是限制意义的，主题的范围仅由所附权利要求书来限定，并连同所附权利要求书授权的等效物的全部范围一起来适当地解释。在附图中，相似的附图标记遍及几个视图中指代相同或相似的元件或功能，并且本文所描绘的元件未必彼此按比例绘制，各个元件可以放大或缩小，以便更易于在本描述的语境中理解元件。
[0011]在纳米线晶体管的产生中，可以形成多个叠置的沟道纳米线，这需要从沟道栅极材料层之间去除牺牲材料，称为“纳米线释放工艺”。纳米线释放工艺可以包括蚀刻去除(etch-out)工艺，诸如干法蚀刻、湿法蚀刻、氧化和湿法蚀刻的组合等。然而，当用于制造源极结构和/或漏极结构的材料易于受到在去除牺牲材料中使用的工艺的蚀刻时，即，对于源极结构和/或漏极结构材料的低选择性，这些工艺会产生损坏纳米线晶体管的源极结构和/或漏极结构的风险。因而，纳米线释放工艺可以导致对源极结构和/或漏极结构的损坏，这可以导致在晶体管栅极电极与为源极结构和/或漏极结构形成的触点之间的短路，如本领域技术人员将理解的。
[0012]本描述的实施例包括对在至少一个纳米线晶体管的制造工艺期间形成的至少一个底层蚀刻停止的包含，以便帮助保护源极结构和/或漏极结构免于由于诸如用于纳米线释放工艺中的那些工艺之类的制造工艺而导致的损坏。
[0013]图1-11和图13-15示出了形成纳米线晶体管的方法。为了简明和清楚，将示出单个纳米线晶体管的形成。如图1所示的，可以由任何适合的材料提供或形成微电子衬底110。在一个实施例中，微电子衬底110可以是由材料的单晶组成的块状衬底，所述材料可以包括但不限于硅、锗、硅-锗或πι-v族化合物半导体材料。在其它实施例中，微电子衬底110可以包括绝缘体上硅衬底(SOI)，其中，上绝缘层由可以包括但不限于设置在块状衬底上的氧化硅、氮化硅或氮氧化硅之类的材料组成。替换地，微电子衬底110可以直接由块状衬底形成，并且局部氧化用于形成电绝缘部分，以代替上述的上绝缘层。
[0014]如图1中进一步所示的，在微电子衬底110上通过诸如外延生长之类的任何已知技术可以形成与多个沟道材料层(示出为元件121、1242和124 3)交替的多个牺牲材料层(示出为元件122P1224P 122 3)，以形成分层叠置体126。在一个实施例中，牺牲材料层122^ 1222和122 3可以是硅层，以及沟道材料层124 3可以是硅锗层。在另一个实施例中，牺牲材料层122P122JP 122 3可以是硅锗层，以及沟道材料层124 ^ 1242和124 3可以是硅层。尽管示出了三个牺牲材料层和三个沟道材料层，但应当理解的是，可以使用任何适当数量的牺牲材料层和沟道材料层。
[0015]可以使用传统图案化/蚀刻技术来对图2的分层叠置体126进行图案化，以形成至少一个鳍片结构128，如图3所示的。例如，可以在诸如浅沟槽隔离(STI)工艺期间之类的沟槽蚀刻工艺期间蚀刻图2的分层叠置体126，其中，可以在鳍片结构128的形成中在微电子衬底110中形成沟槽144，并且其中，可以在鳍片结构128的相对端上形成沟槽144。如本领域技术人员将理解的，通常同时形成多个基本上平行的鳍片结构128。
[0016]如图3所示的，可以在接近微电子衬底110的沟槽144内形成或沉积诸如二氧化硅之类的电介质材料结构146，以便电隔离鳍片结构128。如本领域技术人员将理解的，形成电介质材料结构146的工艺可以包括各种工艺，包括但不限于沉积电介质材料，抛光/平面化电介质材料，和回刻(etch back)电介质材料以形成电介质材料结构146。
[0017]如图4所示的，间隔体160可以形成于鳍片结构128上并且跨鳍片结构128，并且可以相对于鳍片结构128基本上正交地设置。在实施例中，间隔体160可以包括在对鳍片结构128材料的随后处理期间可具有选择性的任何材料，如将论述的。如图4进一步所示的，牺牲栅极电极材料152可以形成于间隔体160内/之间，并且可以形成在鳍片结构128的位于间隔体160之间的部分周围。在实施例中，牺牲栅极电极材料152可以形成在鳍片结构128的部分周围，并且间隔体160可以在牺牲栅极电极材料152的任一侧上。牺牲栅极电极材料152可以包括任何适当的牺牲材料，包括但不限于多晶硅。如图5所示的，可以去除每一个鳍片结构128的一部分(在牺牲栅极电极材料152和间隔体160之外的)，以暴露微电子衬底110的部分112，并且形成鳍片结构第一端128i和鳍片结构第二端1282(没有明确示出鳍片结构第一端US1，但基本上是鳍片结构第二端1282的镜像)。可以通过本领域中已知的任何工艺(包括但不限于干法蚀刻工艺)来去除每一个鳍片结构128的部分。
[0018]可以形成底层蚀刻停止结构(示出为第一底层蚀刻停止结构UO1和第二底层蚀刻停止结构1302)，以在鳍片结构128的相对端上邻接鳍片结构128。第一底层蚀刻停止结构U