的氮化物半导体器件的微细柱状构造的柱部的粗细方向的平均尺寸。
[0091]图12表示上述GaN类HFET的栅极电极13的第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸与栅极泄漏电流不良率的关系。此外，图13表示上述GaN类HFET的栅极电极13的第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸与栅极泄漏电流不良率的关系。
[0092]参照图12可知，当使上述第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为25nm以下时，栅极泄漏电流不良率小于5%。可以认为这是因为，当上述柱部A的粗细方向的平均尺寸超过25nm时，第一金属层24的内部应力变大，与AlGaN层2的界面的泄漏增大。另一方面，当使上述第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸小于5nm时，已经不再是微细柱状构造，与第二金属层25之间的内部应力变大。由此，第一金属层24与第二金属层25之间的密合性降低，第二金属层25容易发生膜剥落。
[0093]作为上述第一金属层24使用的W氮化物膜，在其成膜时，有以下趋势:在1000-1600W的范围内越使DC输出减小，越使N2/Ar流量比增大，微细柱状构造的柱部A的粗细方向的平均尺寸越小。特别是，通过使队和Ar的总流量减少，对于形成柱部A的粗细方向的平均尺寸小的微细柱状构造有效。在腔室内压力为35-83mTorr的压力范围内，使N2和Ar的总流量降低，使腔室内压力下降，对于使微细柱状构造的粗细方向的平均尺寸减小有效。可以认为这是因为，当腔室内压力下降时，溅射颗粒的散射减少，柱状构造的沉积速率上升。
[0094]此外，参照图13可知:当使上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为30nm以上时，栅极泄漏电流不良率小于I %。可以认为这是因为，当使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸小于30nm时，第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸接近作为基底的第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸，构造的连续性(晶界的连续性)增强，在形成通路部51时的干式蚀刻工序时，等离子体从通路部51底部的接触部50 (图7所示)穿过栅极电极13而到达绝缘膜30，该绝缘膜30由于等离子体中的活性种而受到损伤，因此，栅极泄漏电流增加，栅极泄漏电流不良率增加。另一方面，当使第二金属层25的微细柱状构造的粗细方向的平均尺寸为30nm以上时，与第一金属层24的微细柱状构造的构造连续性降低，抑制上述干式蚀刻时损伤从接触部50向绝缘膜30扩散，因此，能够降低栅极泄漏电流，降低栅极泄漏电流不良率。
[0095]不过，当上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸超过150nm时，已经不再是微细柱状构造，虽然能够使第一金属层24与第二金属层25的构造的连续性进一步降低，但是第二金属层25的内部应力变大。因此，与第一金属层24的密合性降低，第二金属层25有可能发生膜剥落。因此，第二金属层25必须具有微细柱状构造，优选其粗细方向的平均尺寸小于150nm。
[0096]作为上述第二金属层25使用的W膜，在其成膜时，有以下趋势:在1000-1600W的范围内越使DC输出变大，微细柱状构造的柱部A的粗细方向的平均尺寸越大。但是，在Ar流量:40-80sccm的范围内，减小Ar流量以降低腔室内压力，对于形成与第一金属层24的密合性高的微细柱状构造有效。可以认为这是因为，通过减少Ar流量，降低腔室内压力，溅射颗粒的散射减少，柱状构造的纵向的沉积速率上升。
[0097]可知通过像这样使上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸大于第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸，能够使栅极泄漏电流大幅减小，因此，能够显著改善栅极泄漏电流不良率。特别是通过使第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为25nm以下，使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为30nm以上，能够进一步改善栅极泄漏电流不良率。
[0098](第二实施方式)
[0099]接着，对本发明的第二实施方式的GaN类HFET进行说明。该第二实施方式的GaN类HFET基本上与图1所示的第一实施方式的GaN类HFET为同样的结构，与第一实施方式的GaN类HFET的制造方法具有同样的工序。因此，援用图1?图7的说明，省略对结构和制造方法的说明。此外，以下，对于与上述第一实施方式的GaN类HFET的构成部相同的构成部，标注与上述第一实施方式的构成部的参照编号相同的参照编号进行说明。
[0100]上述第二实施方式的GaN类HFET仅在具备由W膜和Ti膜这2层构成的第二金属层225(图14所示)代替第二金属层25这一点不同。在该第二实施方式中，如以下那样设定第一金属层24使用的W氮化物膜以及第二金属层225使用的W膜和Ti膜的成膜条件。
[0101](W氮化物膜)
[0102]Ar 流量:45-1 1sccm
[0103]N2流量:135_180sccm
[0104]腔室内压力:35_83mTorr
[0105]DC 输出:1000-1600W
[0106]成膜温度:300°C
[0107](W 膜)
[0108]Ar 流量:40_80sccm
[0109]腔室内压力:4-10mTorr
[0110]DC 输出:1000-1600W
[0111]成膜温度:300 °C
[0112](Ti 膜)
[0113]Ar 流量:25_30sccm
[0114]N2流量:100_120sccm
[0115]腔室内压力:4-10mTorr
[0116]DC 输出:4000-5000W
[0117]成膜温度:50 °C
[0118]图14是制作的栅极电极213的截面构造的一个例子。上述W氮化物膜的微细柱状构造的柱部A、W膜的微细柱状构造的柱部F和Ti氮化物的微细柱状构造的柱部G的粗细方向的平均尺寸为23.2nm、36.8nm、33.7nm。
[0119]在此，对第二金属层由2层形成时的微细柱状构造的柱部的粗细方向的平均尺寸的计算方法进行说明。首先，将作为对象的氮化物半导体器件的衬底10解理，使得栅极电极213的截面露出，如图14所不，使用扫描式电子显微镜观察解理的部分。在与第一金属层24的微细柱状构造的柱部A和第二金属层225的微细柱状构造的柱部F、G的长度方向垂直的方向(与层厚方向垂直的方向)利用扫描式电子显微镜的电子射线扫描。于是，关于第一金属层24和第二金属层225这2层，分别得到如图9、图11所示的2次电子的线分析图像。该线分析图像的强度与利用电子射线扫描的微细柱状构造的表面的凹凸形状对应，因此，将扫描范围内的线分析图像的凸部分的半值宽度的平均设为作为对象的氮化物半导体器件的微细柱状构造的柱部的粗细方向的平均尺寸。
[0120]图15是表示上述GaN类HFET的第二金属层125的微细柱状构造的柱部FG的粗细方向的平均尺寸与栅极泄漏电流不良率的关系的图。
[0121]参照图15可知，当使第二金属层225的微细柱状构造的柱部F、G的粗细方向的平均尺寸均为30nm以上时，栅极泄漏电流不良率为0%。这可以认为是因为，通过使第二金属层225的微细柱状构造为W膜和Ti氮化物的2层结构，与第一金属层24的微细柱状构造的构造连续性进一步降低，在形成通路部51时的干式蚀刻时，能够抑制由等离子体对绝缘膜130造成的损伤。
[0122]可知通过像这样以包含W膜和Ti膜的方式构成第二金属层225，与使用仅包含W膜的第二金属层25的情况相比，栅极泄漏电流不良率进一步改善。
[0123]另外，在本实施方式中，“使第二金属层225的微细柱状构造的柱部F、G的粗细方向的平均尺寸大于第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸”是指，使第二金属层225的2层的微细柱状构造的柱部F、G的粗细方向的各自的平均尺寸大于第一金属层的柱部A的粗细方向的平均尺寸(即，A < F并且A < G)。
[0124]在上述第一实施方式和第二实施方式中，GaN类HFET具备Si衬底，但是并不限于Si衬底，也可以具备蓝宝石衬底或SiC衬底。在该情况下，可以在蓝宝石衬底或SiC衬底上沉积氮化物半导体层。
[0125]在本发明的一个实施方式中，可以像在GaN衬底上沉积AlGaN层等那样，在由氮化物半导体构成的衬底上沉积氮化物半导体层。在该情况下，可以在衬底与氮化物半导体层之间形成缓冲层，也可以在氮化物半导体层叠体的第一氮化物半导体层与第二氮化物半导体层之间形成异质改善层。
[0126]此外，在上述第一实施方式和第二实施方式中，GaN类HFET具备凹陷构造，但是并不限于