045]此外，在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0046]正如【背景技术】中所介绍的，在半导体器件的制作过程中，通过在两偏移侧墙壁34之间沉积所形成的栅极40的性能不太可靠，易产生缺陷，此外，在同一条件下形成的多个栅极40的性能也不尽相同，导致同一半导体器件上的不同栅极40缺乏一致性，上述各结果均会导致半导体器件的整体性能不稳定。本申请的申请人针对上述问题进行研究，提出了一种半导体器件的制作方法。如图5所示，本申请的半导体器件的制作方法，包括如下步骤:
[0047]提供衬底10并在衬底10上形成伪栅20，进而形成如图6所示的基体结构，该图只是示出了衬底10的一部分以及一个伪栅20。上述衬底10可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。作为示例，在本实施例中，选用单晶硅作为衬底10的材料。上述伪栅20可以为多晶硅，形成上述伪栅20的工艺可以为化学气相沉积、溅射等。在形成上述伪栅20时，还会在伪栅20的顶部形成硬掩膜层21，以避免伪栅20受到后续工艺(例如离子注入)的损坏。需要说明的是，所提供衬底10的对应伪栅20的位置具有栅极介质层(图中未示出)，以在伪栅20和衬底10之间形成绝缘层。上述栅极介质层可以为本领域常见的介质材料。优选地，栅极介质层为High-K材料，更优选为Hf02、HfON和HfS1N中任一种或多种。在该步骤中，还可以在栅极介质层和伪栅20之间可以进一步设置粘附层(图中未示出)，以提高栅极介质层和伪栅20之间的结合强度。优选地，上述粘附层为TiN层。需要注意的是，在形成上述伪栅20之间可以先在衬底10中浅沟槽隔离结构等(图中未示出)。为了使附图更简洁，图6至图18所示的基体结构均未绘制剖面线。
[0048]完成上述步骤之后，在伪栅20的两个侧壁上均形成侧墙30，进而形成如图12所示的基体结构。下面详细说明侧墙30的形成过程:
[0049]首先，在图6所示的基体结构上设置一层偏移侧墙壁预备层41，进而形成如图7所示的基体结构，优选采用沉积的方法形成偏移侧墙壁预备层41。从该图中可以看出，偏移侧墙壁预备层41覆盖了硬掩膜层21和衬底10的上表面以及伪栅20的两个侧壁。偏移侧墙壁预备层41可以使用氮化硅或二氧化硅的材料，在本申请中使用的是氮化硅。完成上述步骤之后，去除位于硬掩膜层21和衬底10的上表面的偏移侧墙壁预备层41，这样，在伪栅20的两个侧壁上均形成偏移侧墙壁34，也就是说偏移侧墙壁34为两个，去除偏移侧墙壁34顶部的一部分以降低偏移侧墙壁34的高度，进而形成如图8所示的基体结构，由该图可以看出，偏移侧墙壁34的高度小于伪栅20的高度。上述去除部分偏移侧墙壁预备层41以及部分偏移侧墙壁34优选采用刻蚀的方式进行操作。侧墙30的侧壁层33位于该侧墙30的层间介质层32和伪栅20之间,优选地,第一部分位于侧壁层33上。
[0050]然后，在每个偏移侧墙壁34的外侧均形成主侧墙层35，进而形成如图9所示的基体结构，主侧墙层35的材料优先使用氮化硅。每个偏移侧墙壁34与其对应的主侧墙层35之间均设置有粘附层36，粘附层36能够提高偏移侧墙壁34与主侧墙层35的连接强度，也就是说，主侧墙层35更稳定的固定在偏移侧墙壁34的外侧。形成主侧墙层35以及粘附层36的具体操作在现有技术中比较常见，在此不再详述。由上述内容可知，主侧墙层35包括偏移侧墙壁34、粘附层36和主侧墙层35，也就是说，在伪栅20的任一侧壁上依次形成偏移侧墙壁34、粘附层36和主侧墙层35。侧壁层33的偏移侧墙壁34位于该侧壁层33的主侧墙层35和伪栅20之间，优选地，偏移侧墙壁34的高度小于粘附层36的高度，第一部分位于粘附层36上。由于粘附层36的硬度比较低，因此，对粘附层36进行刻蚀比较容易。
[0051 ] 形成主侧墙层35之后，在位于每个主侧墙层35的外侧的伪栅20上进行离子注入以形成源漏极42，进而形成如图10所示的基体结构。同时，还可以在源漏极42上形成金属硅化物层(图中未示出)，以降低源漏极42和上方器件之间的接触电阻。形成上述金属硅化物的工艺可以为自对准金属硅化物工艺，及利用溅射或沉积方法，形成覆盖在源漏极42上方的钴、钛或镍等金属层，然后利用进行快速高温处理使金属与源漏极42中的衬底10反应，形成金属硅化物层。
[0052]源漏极42以及金属硅化物层形成之后，在图10所示的基体结构上设置一层层间介质层32，进而形成如图11所示的基体结构，优选采用沉积的方法形成层间介质层32。由该图可以看出，层间介质层32的顶部凹凸不平，此外，层间介质层32比较厚，层间介质层32的厚度(也可称为高度)大于伪栅20的高度。层间介质层32优选采用二氧化硅。层间介质层32能够隔离相邻的伪栅20，并且同时隔离源漏极42和之后形成的互联层。
[0053]形成层间介质层32之后，对层间介质层32进行平坦化处理，进而形成如图12所示的基体结构，在此过程中，硬掩膜层21被去除，从该图中可以看出，主侧墙层35的高度、伪栅20的高度以及层间介质层32的厚度相等。
[0054]上述步骤实施之后，即在伪栅20的两个侧壁上均形成侧墙30，也就是说，侧墙30包括层间介质层32和侧壁层33。该层间介质层32与侧壁层33能够形成良好的界面结合，避免在去除伪栅20'的过程中侧壁层33发生剥离。
[0055]形成侧墙30之后，去除伪栅20的第二部分，第二部分的所在位置22位于伪栅20的背离衬底10的一侧，也就是说，第二部分的所在位置22位于伪栅20的顶部。伪栅20被去除第二部分之后的剩余部分的高度小于侧墙30的高度，进而形成如图13所示的基体结构，从该图中可以看出，伪栅20的剩余部分的高度分别小于偏移侧墙壁34的高度、主侧墙层35的高度以及粘附层36的高度。当然，伪栅20的剩余部分的高度只要小于偏移侧墙壁34的高度、主侧墙层35的高度以及粘附层36的高度三者之一即可。在图13所示的基体结构中，伪栅20的剩余部分的顶部可以为下一步操作提供基准。上述主侧墙层35可以为本领域常见的介质材料，例如SiN或S1N等，形成上述主侧墙层35的工艺包括但不限于采用化学气相沉积、溅射等。需要注意的是，在形成上述主侧墙层35之前，可以在偏移侧墙壁34上形成PSR侧壁层，并在相邻PSR侧壁层之间的衬底10中形成应变硅层，从而形成PMOS晶体管。此时，主侧墙层35形成于PSR侧壁层上。
[0056]去除伪栅20的第二部分之后，对两个侧墙30进行扩口处理，优选地，对两个侧墙30之间的栅极形成空间的远离衬底10的一侧进行扩口处理，进而形成如图14所示的基体结构。当然，也可以对栅极形成空间的整体进行扩口处理，使得两个侧墙30之间的间隙全部扩大。从图14中可以看出，两个侧墙30之间的开口位置被扩大，也就是说，两个侧墙30至少在远离衬底10的位置处的间隙变大，因此，形成栅极的工艺窗口变大，在两个侧墙30之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙30之间，从而使形成的栅极的性能更好更稳定，缺陷更少。此外，多个变大之后的工艺窗口在同一条件下形成的多个栅极的性能也基本相同，提高了该多个栅极的一致性。上述结果均会使得半导体器件的整体性能更稳定。
[0057]进行扩口处理的步骤进一步包括:去除每个侧墙30的第一部分，以使两个侧墙30之间的部分间隙变大，其他间隙不变，第一部分的所在位置31位于对应的侧墙30的背离衬底10的一侧，也就是侧墙30的顶部。当然，作为可行的方案，也可以去除两个侧墙30中一个侧墙30的第一部分，同样使两个侧墙30之间的部分间隙变大，第一部分的所在位置31位于对应的侧墙30的背离衬底10的一侧。作为可行的方案，也可以通过上述两种方式使两个侧墙30之