作为前体以在约50°C和约500°C之间的范围内的温度下沉积锡。在金属层的ALD沉积后，例如，利用氧气(O2)、臭氧(O3)、7K (H2O)或其他氧化剂来氧化金属层。在一些实施例中，可重复ALD工艺以将中间层402构建至期望的厚度。
[0047]在其他实施例中，使用诸如等离子体增强CVD(PECVD)、低压CVD(LPCVD)、溅射、蒸发汽相沉积等的PVD或CVD工艺来形成中间层。在这样的实施例中，通过沉积金属以及随后氧化金属，或通过沉积金属氧化物来形成金属氧化物中间层402。
[0048]在其中未通过退火或清洗去除蚀刻副产物302 (见图3)的一些实施例中，中间层402沉积在蚀刻副产物302上方。副产物302并入到中间层402内。例如，当氧化蚀刻用于在绝缘层106中蚀刻开口 202时，六氟硅酸铵副产物302留在开口 202表面上。当在六氟硅酸铵副产物302上方形成金属层时，六氟硅酸铵副产物302分解并且并入到金属层内。六氟硅酸铵副产物302中的氟用作金属层的掺杂剂，在氧化和随后的ALD金属层沉积步骤期间保留在金属层中，形成掺杂的金属氧化物中间层402。在一些实施例中，中间层402在相对低温下退火或退火一短暂的时间以将来自蚀刻副产物302的掺杂剂驱动到中间层402内，而不会对绝缘层106和衬底104提供显著的掺杂。已经发现，低温或短时间的退火和驱动防止掺杂剂迀移到绝缘层106和衬底104内。
[0049]图5是根据一些实施例的示出了中间层402的注入掺杂的截面图。中间层402掺杂有供体型掺杂剂502。在一些实施例中，利用RF等离子体处理或PECVD沉积例如氟等来掺杂中间层402。在其中使用等离子体处理的实例中，在约50W和约2000W之间的功率下，等离子体处理的持续时间是在从约5秒和约500秒之间。在约5sccm和约500sccm之间的气体流量使用诸如四氟化碳(CF4)或六氟乙烷(C2F6)的前体用于将中间层402掺杂为在开口 202的底部处的金属与半导体接触区中具有在约0.1%和约15%之间的氟浓度。已经发现，上述参数导致降低衬底半导体材料的带隙的费米能级钉扎和减小跨过中间层-衬底界面的隧穿电阻的掺杂。此外，利用等离子体掺杂工艺掺杂中间层402确保了在整个中间层402中的掺杂是基本上一致的。应该注意的是，在侧壁区域掺杂中间层402对中间层402和目标区102之间的接触的特性具有小的影响。在一些实施例中，用于掺杂中间层402的掺杂剂不同于用于掺杂目标区102或衬底104的其他掺杂区的掺杂剂。应该进一步注意的是，虽然实施例描述为具有掺杂氟的中间层，但是其他实施例可以包括降低费米能级钉扎和隧穿电阻的一种或多种其他掺杂剂，并且可以根据掺杂剂改变用于掺杂的参数。
[0050]图6是根据一些实施例的示出了形成粘合层或粘附层602的截面图。通过ALD、CVD、外延或其他沉积工艺来沉积粘附层602。在一些实施例中，由氮化钛(TiN)或其他材料形成厚度在约10埃和约40埃之间的粘附层602。
[0051]图7是根据一些实施例的示出了具有填充层的插塞702的形成的截面图。将填充层沉积在开口 202 (见图2至图6)中，并且填充层在开口 202 (见图2至图6)上方延伸，从而使得开口 202填充有导电材料，该导电材料可以是诸如钨(W)、铜(Cu)、金(Au)等的金属，或合金，多晶硅或其他导电材料。在一些实施例中，通过利用CVD、PVD、溅射或其他沉积工艺沉积导电材料来形成插塞702。在一些实施例中，在粘附层602上方形成晶种层，并且通过电镀、化学镀或其他镀工艺来形成填充层。在这样的实施例中，使用ALD、CVD等形成晶种层，并且该晶种层在填充层的沉积期间集成到填充层内。
[0052]图8是根据实施例的示出了接触件802的平坦化的截面图。在这样的实施例中，例如，利用化学机械抛光(CMP)工艺、利用蚀刻、机械抛光或研磨工艺或其他平坦化工艺来平坦化中间层402、粘附层602和插塞702的部分。在一些实施例中，也平坦化绝缘层106以实现期望的厚度。产生的接触件802具有中间层402、粘附层602和插塞702，中间层402、粘附层602和插塞702的顶面基本上平坦，或彼此平齐并且与绝缘层106的顶面平齐。目标区102基本上不含硅化物。此外，目标区102基本上不含用于掺杂中间层402的掺杂剂。
[0053]图9是根据一些实施例的示出了具有接触件802的平面晶体管有源器件的截面图。在这样的实施例中，绝缘层106为ILD，接触件802延伸穿过绝缘层106并且与设置在衬底104中的源极/漏极区904接触。该晶体管还具有栅极结构902，例如，栅极结构902具有界面层908、栅极电介质910和栅极接触件906。在一些实施例中，具有掺杂的中间层的接触件802形成在栅极接触件906上方，并且接触栅极接触件906。然而，在一些实施例中，栅极接触件906是由其中将不形成肖特基结界面的金属合金或其他材料形成。在一些实施例中，用于栅极结构902的接触件802是不具有掺杂的中间层的接触件。当结构、电路或器件具有诸如源极和漏极904的多个半导体目标区时，多个接触件802可以在单个工艺中形成。在这样的实施例中，每个接触件802中的中间层402、粘附层602和插塞702各自是由跨越绝缘层106中的多个开口的单个层形成并且随后当通过CMP等(例如，见图8)平坦化接触件时而被分开。
[0054]图10是根据一些实施例的示出了具有带有接触件802的平面晶体管的封装件的截面图。RDL 1002和一个或多个修整层1004形成在ILD绝缘层106上方。RDL 1002具有设置在介电层1016中的与接触件802接触并且在提供接触件802和外部器件之间的电连接的一个或多个金属部件1018。在一些实施例中，修整层1004包括一个或多个钝化层1014，钝化层1014具有设置在钝化层1014上方并且延伸穿过钝化层1014中的开口的后钝化互连件(PPI) 1010。一个或多个保护层1012设置在钝化层1014和PPI 1010上方，并且凸块下金属化结构1008和连接件1006形成在保护层1012上方并且提供封装件至外部器件(诸如管芯、封装件、中介板、PCB等)的安装和与该外部器件的电气通信。因此，接触件802与RDL 1002电接触，并且RDL与连接件1006电接触。
[0055]图1IA是根据一些实施例的示出了具有接触件802的双极结型晶体管(BJT)器件1100的截面图。BJT器件具有形成在衬底中的阱1102。阱1102形成发射器108、基极1106和收集器1104。至少一个接触件802形成为与阱1102中的每一个接触并且提供与阱1102中的每一个的电连接。
[0056]图1IB是根据一些实施例的示出了具有接触件802的FinFET结构1120的截面图。FinFET具有鳍1122，鳍1122具有源极/漏极区1124和沟道区1126。栅极电介质1130和栅极接触件1128设置在鳍1122的顶面和侧壁表面上并且围绕沟道区。接触件802提供至源极/漏极区1124的电连接。在一些实施例中，根据实施例，具有掺杂的中间层的接触件802用作栅极的接触件。
[0057]图12是根据一些实施例的示出了形成包括具有掺杂的中间层的接触件的结构的方法1200的流程图。在框1202中形成绝缘层，绝缘层设置在具有一个或多个目标区的衬底上方。在框1204中，掩蔽并蚀刻绝缘层，并且通过蚀刻形成暴露衬底上的目标区的开口。在一些实施例中，在框1206中通过清洗或退火去除任何蚀刻残留物或副产物。在框1208中，在绝缘层中的开口中形成中间层。在一些实施例中，在框1210中掺杂中间层并且在框1212中对掺杂的中间层进行退火。在一些实施例中，例如，通过等离子体注入、通过使用蚀刻残留物或副