S耦合至第二化合物半导体层CS2。栅极绝缘膜GINS形成在绝缘膜INS2之上，并且也在绝缘膜INS2与栅极电极GE之间。绝缘膜INS2是例如SiN膜。在该结构中，将形成在第一化合物半导体层CSl上的二维电子气保持为连续的，而不会在栅极电极GE之下变为不连续的。这使晶体管TR常通(虽然特性为负)。在低于阈值的电压施加至栅极电极GE的状态下，无电流流至第一化合物半导体CS1。当高于阈值的电压施加至栅极电极GE时，电流流至第一化合物半导体层CSl。
[0059]图10是示出了晶体管TR的第三修改示例的剖面图。在图10中示出的示例中，晶体管TR是常断类型的结型场效应晶体管(J-FET)。具体地，第一导电层SEM形成在第二化合物半导体层CS2与栅极电极GE之间。第一导电层SEM由例如AlGaN制成。
[0060]如上所描述的，根据本实施例，每个漏极阳极配线DAL在对应的晶体管TR与二极管DD之间延伸。漏极电极DE形成为朝着对应的晶体管TR从对应的漏极阳极配线DAL分支。阳极电极AE形成为朝着对应的二极管DD从对应的漏极阳极配线DAL分支。因此，可以使得用于耦合漏极电极DE和阳极电极AE的配线更短。这可以抑制配线的电感导致在晶体管TR与二极管DD之间的切换的速度降低。
[0061]由此，在半导体芯片中:二极管DD和晶体管TR分别布置在漏极阳极配线DAL所延伸的方向上；以及二极管DD的阳极电极AE和晶体管TR的漏极电极DE形成为分别从对应的漏极阳极配线DAL分支。这使得可以高效地布置二极管DD和晶体管TR。
[0062]第二实施例
[0063]图11是根据本发明的第二实施例的半导体器件SD的平面图，并且对应用于第一实施例的图7。图12是包括在图11中示出的半导体器件SD中的半导体芯片SC的平面图。图13是根据本实施例的半导体芯片SC的剖面图，并且对应用于第一实施例的图5。在图12中，为了方便进行说明，下述的二极管阳极总线配线DABL和阴极总线配线CBL用虚线表示。除了以下之外，本实施例的半导体器件SD结构化为与第一实施例的半导体器件SD相同。
[0064]首先，如图13所示，在源极配线SL、漏极阳极配线DAL、阴极配线CL和栅极配线GL之上形成层间绝缘膜INSL2。层间绝缘膜INSL2例如是氧化硅膜。
[0065]如图11、图12和图13所示，在层间绝缘膜INSL2之上形成二极管-阳极总线配线(bus line)DABL和阴极总线配线CBL。二极管阳极总线配线DABL和阴极总线配线CBL在与漏极阳极配线DAL和阴极配线CL相同的方向上延伸(第二方向:在图11中的χ方向)。
[0066]在平面图中，每个二极管阳极总线配线DABL至少部分地与漏极阳极配线DAL重叠，以及每个阴极总线配线CBL至少部分地与阴极配线CL重叠。层间绝缘膜INSL2的在二极管阳极总线配线DABL与漏极阳极配线DAL之间的每个部分，都具有掩埋其中的接触CONl ;以及层间绝缘膜INSL2的在阴极总线配线CBL与阴极配线CL之间的每个部分，都具有掩埋其中的接触C0N2。S卩，每个二极管阳极总线配线DABL都经由接触CONl耦合至漏极阳极配线DAL，以及每个阴极总线配线CBL都都经由接触C0N2耦合至阴极配线CL。二极管阳极总线配线DABL用于降低漏极阳极配线DAL的表观电阻，以及阴极总线配线CBL用于降低阴极配线CL的表观电阻。
[0067]在第一方向(在图11中的y方向)上，二极管阳极总线配线DABL比漏极阳极配线DAL更厚，以及阴极总线配线CBL比阴极配线CL更厚。在平面图中:每个二极管阳极总线配线DABL与晶体管区域TRR的部分和二极管区域DDR的部分重叠；以及每个阴极总线配线CBL与二极管区域DDR的部分重叠。这可以减小半导体芯片SC的面积。
[0068]每个二极管阳极总线配线DABL都经由键合带BLl耦合至第一端子LT1。每个阴极总线配线CBL都经由键合带BL2耦合至第二端子LT2。与在第一实施例中使用的键合接线BWl和BW2相比，键合带BLl和BL2更厚并且电阻更低。键合带BLl和BL2中的每一个的宽度都是键合带BLl和BL2中的每一个的厚度的例如10倍或者更多倍。
[0069]本发明实现了与第一实施例的有益效果相似的有益效果。在本实施例中，形成阴极总线配线CBL和二极管阳极总线配线DABL，并且使用键合带BLl和BL2。这使得可以减小在第一端子LTl与漏极阳极配线DAL之间以及在第二端子LT2与阴极配线CL之间的电阻。同样，在平面图中，每个二极管阳极总线配线DABL与晶体管区域TRR的部分和二极管区域DDR的部分重叠；以及每个阴极总线配线CBL与二极管区域DDR的部分重叠。这可以减小半导体芯片SC的面积。
[0070]已经基于示例性实施例对本发明人所做的本发明进行了具体地描述。本发明不限于这些示例性实施例，并且在不脱离本发明的范围的情况下，可以按照多种方式对本发明进行修改。
【主权项】
1.一种半导体器件，包括: 衬底； 多个晶体管，通过使用所述衬底而形成；以及 多个二极管，通过使用所述衬底而形成，所述晶体管和所述二极管布置在第一方向上， 所述半导体器件进一步包括: 第一配线，形成在所述衬底之上，并且在所述晶体管与所述二极管之间延伸； 多个第一分支配线，在以便与所述晶体管重叠的方向上从所述第一配线延伸，并且耦合至所述晶体管；以及 多个第二分支配线，在以便与所述二极管重叠的方向上从所述第一配线延伸，并且耦合至所述二极管。2.根据权利要求1所述的半导体器件， 其中所述晶体管的漏极和源极在沿着所述第一配线的方向上交替地设置， 其中所述第一分支配线彼此间隔开地设置， 其中所述二极管的阳极和阴极在沿着所述第一配线的方向上交替地设置，并且 其中所述第二分支配线彼此间隔开地设置。3.根据权利要求2所述的半导体器件，进一步包括: 第二配线，在跨所述晶体管与所述第一配线相对之侧，在所述第一配线延伸的所述方向上延伸； 多个第三分支配线，在以便与所述晶体管重叠的方向上从所述第二配线延伸、并且耦合至所述晶体管，所述第三分支配线设置为与所述第一分支配线相对； 第三配线，在跨所述二极管与所述第一配线相对之侧，在所述第一配线延伸的所述方向上延伸；以及 多个第四分支配线，在以便与所述二极管重叠的方向上从所述第三配线延伸、并且耦合至所述二极管，所述第四分支配线设置为与所述第二分支配线相对。4.根据权利要求3所述的半导体器件， 其中所述第一分支配线耦合至所述晶体管的所述漏极， 其中所述第三分支配线耦合至所述晶体管的所述源极， 其中所述第二分支配线耦合至所述二极管的所述阳极，并且 其中所述第四分支配线耦合至所述二极管的所述阴极。5.根据权利要求3所述的半导体器件， 其中，在所述第一方向上，所述第二配线、所述晶体管、所述第一配线、所述二极管、所述第三配线、所述二极管、所述第一配线和所述晶体管按照该顺序重复地设置，并且其中所述第四分支配线从所述第三配线的两侧延伸。6.根据权利要求3所述的半导体器件， 其中所述衬底为矩形， 其中所述衬底的第一侧和与所述第一侧相对的第二侧在所述第一方向上延伸，并且 所述半导体器件进一步包括: 第一引线端子，与所述第一侧相对； 第二引线端子，与所述第二侧相对； 第一耦合构件，将所述第一配线耦合至所述第一引线端子；以及 第二耦合构件，将所述第三配线耦合至所述第二引线端子。7.根据权利要求6所述的半导体器件，进一步包括: 栅极配线，沿着所述衬底的所述第二侧延伸，并且耦合至所述晶体管的所述栅极电极； 第三引线端子，与所述衬底的所述第二侧相对；以及 第三耦合构件，将所述栅极配线耦合至所述第三引线端子。8.根据权利要求6所述的半导体器件， 其中所述衬底包括: 半导体衬底，掺杂有杂质，并且具有第一表面以及与所述第一表面相对的第二表面； 化合物半导体层，形成在所述半导体衬底的所述第一表面之上；以及掩埋接触，掩埋在所述化合物半导体层中，所述掩埋接触具有耦合至所述半导体衬底的下部、以及耦合至所述第二配线的上表面，并且其中所述半导体器件进一步包括: 衬底安装部，支撑所述第二表面，所述衬底安装部具有与所述半导体衬底的所述第二表面接触的至少一个导电表面。
【专利摘要】本发明的各个实施例涉及半导体器件。抑制了由于将晶体管的漏极电极与二极管的阴极电极耦合的配线的电感而导致的在其之间的切换的速度的降低。晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。
【IPC分类】H01L21/3205, H01L29/40
【公开号】CN105261562
【申请号】CN201510394333
【发明人】三浦喜直
【申请人】瑞萨电子株式会社
【公开日】2016年1月20日
【申请日】2015年7月7日
【公告号】EP2966682A1, US20160013179