件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0030]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0031]如本文中使用的术语“晶圆”和“衬底”将理解为包括硅、绝缘体上硅(SOI)术语、蓝宝石上娃(S0S)术语、掺杂和未掺杂的半导体、由基底半导体基础支撑的娃的外延层以及其他半导体结构。此外，当在以下描述中参考“晶圆”或“衬底”时，先前的处理步骤可以已经用于形成区域、结或位于基底半导体结构或基础中或上方的材料层。此外，半导体不必是硅基的，但是可以基于硅-锗、锗、砷化镓或其他半导体结构。
[0032]如本文中使用的术语“沉积”和“沉积”指的是使用将沉积的汽相材料、材料的前体以及电化学反应或溅射/反应溅射在衬底上沉积材料的操作。使用汽相材料的沉积包括诸如但不限于化学汽相沉积(CVD)和物理汽相沉积(PVD)的任何操作。汽相沉积方法的实例包括热丝CVD、rf-CVD、激光CVD(LCVD)、共形金刚石涂布操作、金属有机CVD(MOCVD)、热蒸发PVD、电离金属PVDaMPVD)、电子束PVD (EBPVD)、反应PVD、原子层沉积(ALD)、等离子体增强CVD (PECVD)、高密度等离子体CVD (HDPCVD)、低压CVD (LPCVD)等。使用电化学反应的沉积的实例包括电镀、化学镀等。沉积的其他实例包括脉冲激光沉积(PLD)和原子层沉积(ALD)。
[0033]1C制造商已经加大努力以改进NM0S和PM0S晶体管的性能。用于改进性能的一种技术是减小晶体管的沟道长度。然而，由于制造工具和技术，晶体管的物理尺寸的减小已经面临物理和电学限制。因此，1C制造商已经转向开发其他技术来改进NM0S和PM0S晶体管的性能。用于改进器件性能的另一种技术是在晶体管的沟道区中构建特定应变。在沟道区下方或邻近沟道区形成诸如碳化硅或硅锗的一个或多个材料层以将应变引入晶体管的沟道区中。在NM0S晶体管中，设计为在沟道区中产生拉伸应力以提高载流子的迀移率。相反，设计为在PM0S晶体管的沟道区中产生压缩应力。因此，沟道区中的应力改进了切换速度和驱动电流。
[0034]用于改进器件性能的另一种技术是减小这些器件的总电阻。对于集成电路的缩放，器件的电流性能与这些器件的总电阻高度相关。在最近的和下一代1C技术中，外部电阻REXT主导器件驱动电流的性能。此外发现，接触电阻占外部电阻REXT的大部分。高接触电阻使得器件驱动电流减小。因此，1C制造商可以改变接触电极的材料(例如，使用金属硅化物层)以减小接触电阻。发现，诸如NiSi的一些金属硅化物层具有作为接触电极的良好性能。此外，也可以通过扩大金属硅化物层和源极/漏极区之间的接触面积来调整接触电阻。金属硅化物层不仅形成在源极/漏极区上。金属硅化物层开始延伸至源极/漏极区内，从而使得可以扩大接触面积。例如，金属硅化物层可以成形为延伸至源极/漏极区内的袋状轮廓。然而，随着金属硅化物层在深度上更深地延伸，释放并且改变了沟道区的应变。虽然通过较深的深度减小了接触电阻，但是由于释放了沟道区中的应变而可能最小化应变的影响。在金属娃化物层的深度和沟道区的应变之间存在一个平衡。难以保持施加在沟道区中的应变并且同时改变金属硅化物层的轮廓。因此，在源极/漏极区中还不存在优化的接触电极形状、深度和相对位置。在接触电极形状不适当的情况下，应变部件可能消失，并且从而将使器件性能退化。本实施例提供同时减小接触电阻并且保持沟道区中的应变的接触电极轮廓。因此，可以减小接触电阻，并且同时可以保持应变，以提高载流子的迀移率。可以显著地增大驱动电流，从而改进器件性能。
[0035]参照附图，图1是根据本发明的一些实施例的半导体器件100。半导体器件100是金属氧化物硅场效应晶体管(M0SFET)。半导体器件100包括栅极结构30、衬底10、沟道区20、硅化物层40和凸起的源极/漏极区50。
[0036]对于半导体器件100，栅极结构30位于衬底10上。沟道区20设置在栅极结构30下方。在栅极结构30和衬底10之间存在界面15。邻近栅极结构30设置凸起的源极/漏极区50。通常，在栅极结构30的相对两侧上存在两个凸起的源极/漏极区。因此，另一凸起的源极/漏极区与凸起的源极/漏极区50相对，但是未在图中示出。凸起的源极/漏极区50的部分位于栅极结构30下面。硅化物层40位于凸起的源极/漏极区50中。
[0037]在实施例中，衬底10是绝缘体上硅(SOI)衬底。SOI衬底包括块状硅层、掩埋绝缘层和有源层，其中，半导体器件形成在有源层中和之上。在实施例中，衬底10是硅衬底并且由除了硅之外的材料(例如，硅锗、碳化硅、锗、II1-V族化合物半导体)制成。
[0038]栅极结构30还包括栅极电介质32、栅电极33和侧壁间隔件34。栅极电介质32位于沟道区20上。在一些实施例中，栅极电介质32包括二氧化硅，或者在可选实施例中，包括高介电常数(K)材料。在一些实施例中，栅极电介质32包括基于氧化硅的介电材料，例如，氮氧化硅、氧化硅、或者至少一种氧化硅和至少一种氮化硅的堆叠件。在一些实施例中，栅极电介质32包括称为高k介电材料的具有大于8.0的介电常数的介电金属氧化物。示例性高 k 介电材料包括 La203、Hf02、Zr02、Al203、Ti02、SrTi03、LaA103、Hf0xNy、Y203、LaA10xNy、ZrOxNy、La20xNy、T1xNy、SrT1xNy、Al20xNy、Y20xNy和它们的合金。x 的每个值独立地为从 0.1至3.0，并且y的每个值独立地为从0.1至3.0。
[0039]栅电极33位于栅极电介质32上。在一些实施例中，栅电极33包括标准的多晶硅，其称为多晶硅栅极。在一些实施例中，栅电极33包括非晶多晶硅材料、金属材料、硅化物金属材料或者至少一种金属材料与至少一种半导体材料的堆叠件。栅电极33用作栅极端子以控制沟道区20。材料选择为满足电阻的需求。
[0040]侧壁间隔件34共形于栅电极33和栅极电介质32的堆叠件。此外，侧壁间隔件34分别位于堆叠件的相对两侧上。在一些实施例中，侧壁间隔件34包括氮化硅。在一些实施例中，侧壁间隔件34包括但不限于二氧化硅、碳化硅或氮氧化硅。特别地，侧壁间隔件34的材料不同于栅电极33或栅极电介质32的材料。
[0041]沟道区20设置在栅极结构30下方。沟道区20形成在衬底10中。在实施例中，沟道区20是η型的并且包括例如磷、砷和/或锑的掺杂剂。在实施例中，沟道区20是ρ型的并且包括例如硼、镓和/或铟的掺杂剂。
[0042]邻近栅极结构30设置凸起的源极/漏极区50。例如，通过在衬底10中的空腔或凹槽内外延生长半导体材料来形成凸起的源极/漏极区50。由于外延生长一层一层地形成凸起的源极/漏极区50，所以足以控制凸起的源极/漏极区50的轮廓和掺杂剂浓度。凸起的源极/漏极区50包括第一外延生长的掺杂层52、第二外延生长的掺杂层54、第三外延生长的掺杂层55和第四外延生长的掺杂层56。第一外延生长的掺杂层52与衬底10接触，其也称为填充衬底10的空腔的外延生长的掺杂衬垫。由于该空腔是U形或V形空腔，所以第一外延生长的掺杂层52在衬底10中形成U形或V形结构。第二外延生长的掺杂层54位于所以第一外延生长的掺杂层52上。第三外延生长的掺杂层55位于第二外延生长的掺杂层54上。第四外延生长的掺杂层56位于第三外延生长的掺杂层55上。
[0043]第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55分别包括所选择的外延生长的材料以显示出拉伸应力或压缩应力。因此，第一外延生长的掺杂层52、第二外延生长的掺杂层54和第三外延生长的掺杂层55被认为是向栅极结构30下方的沟道区20提供应变的应力源层。例如，外延生长的材料