半导体结构的制作方法
【技术领域】
[0001]本发明涉及半导体制作工艺领域，尤其是涉及一种避免形成于鳍状结构上的外延层与相邻的其他外延层互相接触的制作流程。
【背景技术】
[0002]随着场效晶体管(field effect transistors, FETs)元件尺寸持续地缩小,现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)场效晶体管元件，例如多栅极场效晶体管(mult1-gate M0SFET)元件及鳍式场效晶体管(fin field effect transistor, Fin FET)元件取代平面晶体管元件已成为目前的主流发展趋势。由于非平面晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的由源极引发的能带降低(drain induced barrier lowering, DIBL)效应，并可以抑制短通道效应(short channel effect, SCE)。此外，相较于平面式场效晶体管元件,非平面晶体管元件在同样的栅极长度下具有较宽的通道宽度，因而也可提供加倍的漏极驱动电流。
[0003]另一方面，目前业界也发展出所谓的「应变娃(strained-silicon)技术」，以进一步增加晶体管元件的载流子迁移率。举例来说，其中一种主流的应变硅技术是将硅锗(SiGe)或石圭碳(SiC)等晶格常数(lattice constant)不同于单晶石圭(single crystal Si)的外延结构设置于半导体元件的源/漏极区域。由于硅锗外延结构及硅碳外延结构的晶格常数分别比单晶硅大及小，使得与外延结构相邻的载流子通道会感受到一外加应力，而产生了晶格以及带结构(band structure)的改变。在此情况之下，载流子迁移率以及相对应场效晶体管的速度均会有效提升。
[0004]然而，随着半导体元件的尺度不断减缩，即便同时采用非平面场效晶体管元件以及应变硅技术，仍无法解决所有的技术缺失。举例来说，两相邻的外延结构一般会因为外延过度成长之故而容易互相结合，因此如何排除外延结构的晶格缺陷即成为一重要课题。
【发明内容】
[0005]为解决上述问题，本发明提供一种半导体结构的制作方法，至少包括以下步骤:首先，提供一基板，基板上的一第一区域包含有多个鳍状结构，并包含有一绝缘层位于该基板上，且位于各该鳍状结构之间，然后形成一第一材料层覆盖该鳍状结构以及该绝缘层，接着部分移除各该鳍状结构，以及形成至少一外延层于各该剩余的鳍状结构顶部。
[0006]本发明特点在于，在制作过程中额外增加形成一光致抗蚀剂层的步骤，该光致抗蚀剂层的形成，可调节鳍状结构与绝缘层之间的高度比例，使得鳍状结构的顶面高度低于绝缘层的顶面高度，并由绝缘层与鳍状结构顶部共同定义出一凹槽，后续形成于鳍状结构顶部的外延层同时也位于该凹槽内，因此较不容易与相邻的其他外延层接触而互相影响。
【附图说明】
[0007]图1至图9为本发明的第一优选实施例的半导体结构的制作方法示意图；
[0008]图10为本发明半导体结构的立体图。
[0009]主要元件符号说明
[0010]10 基底
[0011]10a 表面
[0012]12鳍状结构
[0013]14绝缘层
[0014]16介电层
[0015]18光致抗蚀剂层
[0016]20光致抗蚀剂层
[0017]21 凹槽
[0018]22 凹槽
[0019]24外延层
[0020]26栅极结构
[0021]A第一区域
[0022]B第二区域
[0023]hi 高度
[0024]h2 高度
【具体实施方式】
[0025]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
[0026]为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。
[0027]图1至图9绘示了本发明的第一优选实施例的半导体结构的制作方法示意图。请参照图1，图1绘示了半导体结构于初始阶段的透视图。如图1所示，首先，提供一基底10，基底10上设置有多个鳍状结构12。基底10的表面10a可具有一预定晶面，且鳍状结构12的长轴轴向平行于一晶向。举例来说，对于一块硅基底而言，上述预定晶面可以是(100)晶面，且鳍状结构12可沿着〈110〉晶向延伸，但晶面与晶向不限于此。除了块硅基底之外，上述基底10也可例如是一含硅基底、一三五族半导体覆硅基底(例如GaAs-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或娃覆绝缘(silicon-on-1nsulator, SOI)基底、氧化娃基底(silicon d1xide)、招化娃基底(aluminum oxide),蓝宝石基底(sapphire)、含锗(germanium)基底或是娃锗合金基底(alloy of silicon and germanium)等半导体基底。
[0028]详细来说，鳍状结构12的制备方法可包括下列步骤，但不以此为限。举例来说，首先提供一块状基底(未绘示)，并在其上形成硬掩模层(未绘示)。接着利用光刻以及蚀刻制作工艺，将硬掩模层图案化，以定义出后续欲对应形成的鳍状结构12的位置。接着，进行一蚀刻制作工艺，将定义于硬掩模层内的图案转移至块状基底中，而形成所需的鳍状结构
12。最后选择性地去除硬掩模层，便可获得如图1所示的结构。在此情况下，鳍状结构12可视为延伸出自基底10的一表面10a,且彼此间具有相同的成分组成，例如单晶娃。另一方面，当基底并非选自上述块状基底，而是选自于三五族半导体覆硅基底时，则鳍状结构的主要组成会与此基底的三五族半导体组成相同。
[0029]本实施例中，在各相邻的鳍状结构12之间均具有一绝缘层14，例如为一浅沟槽绝缘(shallow trench isolat1n, STI)结构，其可通过一浅沟槽绝缘制作工艺而制得。由于其详细形成方法为本领域技术人员所熟知，故不再赘述，但本发明不以此为限。接着，基底10上定义有一第一区域A以及一第二区域B，举例来说，第一区域可能为半导体元件的PM0S区域，第二区域B可能为半导体元件的NM0S区。A/Β两区域在后续制作工艺中，将会分别在其内部形成外延层，为简化说明，本发明后续的制作流程图只到第一区域A内形成外延层为止。
[0030]接着，如图2?图4所示，在基底10上形成一图案化掩模层，其可包含绝缘或金属材料。例如先全面性覆盖一介电层16于第一区域A以及第二区域B的各鳍状结构12与绝缘层14上，介电层16例如为氧化硅、氮化硅或其他适合材料。然后如图3所示，覆盖一材料层，例如为一光致抗蚀剂层18于第二区域B内，因此光致抗蚀剂层仅保护第二区域B的介电层16。如图4所示，进行一蚀刻步骤，将第一区域A内的介电层16移除，由于第二区域B内的绝缘层16受到光致抗蚀剂层18的保护，因此仍然保留而不被移除。
[0031]接着请参考图5?图8，如图5所示，再全面性覆盖一材料层，优选形成一蚀刻速率相近于光致抗蚀剂层18的材料层，例如形成光致抗蚀剂层20于第一区域A以及第二区域B内，亦即光致抗蚀剂层20覆盖于第一区域A内的各鳍状结构12以及绝缘层14上，以及第二区域B内的光致抗蚀剂层18上。如图6所示，进行另一蚀刻步骤，此处选择对光