长的包含 应力的抬升源漏区3HS/3HD包围了LDD结构的轻掺杂源漏区3LS/3LD的侧面和顶部，在附 图中例如为菱形或钻石形。
[0050] 参照图16的沿第二方向BB的剖视图，在整个器件上形成层间介质层（ILD) 7。例 如采用旋涂、喷涂、丝网印刷、CVD等工艺形成低k材料的ILD7,包括但不限于有机低k材料 (例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮 薄膜、氟硅玻璃、836、？36、8?36)、多孔低1^材料（例如二硅三氧烷（33〇)基多孔低1^材料、 多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合 物）。优选地，采用CMP工艺平坦化ILD7直至暴露伪栅极导电层5B顶部。
[0051] 参照图17的沿第二方向BB的剖视图，继续后栅工艺。例如，选择性刻蚀去除伪栅 极导电层5B和伪栅极绝缘层5A，在ILD7中留下栅极开口。采用HDPCVD、MOCVD、MBE、ALD 等工艺，在栅极开口中依次沉积高k材料的栅极绝缘层8A以及金属材料的栅极导电层8B。 其中，高k材料包括但不限于氮化物（例如SiN、AIN、TiN)、金属氧化物（主要为副族和镧 系金属元素氧化物，例如MgO、A1203、Ta205、Ti02、ZnO、Zr02、Hf02、Ce02、Y203、La203)、氮氧化 物（如HfSiON) 丐钛矿相氧化物（例如PbZrJiix03(PZT)、BaxSrixTi03(BST))。栅极导电 层8B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、 Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物， 栅极导电层8B中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层8B与 栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层（未示出）， 阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中Μ为Ta、Ti、Hf、Zr、Mo、W或其它元素。 更优选地，栅极导电层8B与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注 入掺杂层结构，也即构成栅极导电层8B与阻挡层的材料同时沉积在栅极绝缘层8A上，因此 栅极导电层包括上述阻挡层的材料。之后，进一步刻蚀ILD7形成暴露抬升源漏区3HD/3HS 的接触孔，在接触孔内填充W、Al、Cu、Ti、Ta、Mo等金属、金属合金、金属氮化物等形成接触 塞9B。并进一步优选地在此之前在接触孔内形成镍基金属硅化物9A以降低接触电阻。
[0052] 最终，形成了如图17所示的本发明的新型FinFET，其包括：在衬底1之上沿第一 方向延伸的多个鳍片结构3F，其中鳍片结构3F具有突入衬底1表面的向下突起，鳍片3F材 质与衬底1材质不同；鳍片结构3F中部具有穿通停止层4,为具有掺杂剂而与鳍片结构3F 其他部分导电类型不同形成PN结反向偏置的掺杂区，或者为绝缘材料构成的绝缘体；鳍片 结构3F顶部包含沿第一方向延伸分布的轻掺杂源区3LS、沟道区3C、轻掺杂漏区3LD;沟道 区3C上方具有高k材料的栅极绝缘层8A与金属材料的栅极导电层8B的栅极堆叠8 ;栅极 堆叠8两侧具有栅极侧墙；轻掺杂源漏区3LD/3LS上具有不同材质的可以向沟道区3C提供 应力的抬升源漏区3HS/3HD;抬升源漏区上具有金属硅化物9A以及接触插塞9B，埋设在层 间介质层7中。各个部件的具体材质和工艺如上所述，在此不再赘述。
[0053] 依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材 料的器件鳍片结构，阻止了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件 的沟道区载流子迁移率。
[0054] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1. 一种半导体器件，包括： 鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物； 源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布； 栅极堆叠，在沟道区之上沿第二方向延伸分布； 栅极侧墙，在栅极堆叠沿第一方向的两侧。2. 如权利要求1的半导体器件，其中，鳍片结构具有突入衬底表面的向下突起。3. 如权利要求1的半导体器件，其中，鳍片结构的III-V族化合物选自GaN、GaP、GaAs、 GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。4. 如权利要求1的半导体器件，其中，源区、漏区的顶部具有抬升源区和抬升漏区，具 有与鳍片结构不同的材质以向沟道区施加应力。5. 如权利要求1的半导体器件，其中，鳍片结构底部还具有种晶层和/或缓冲层。6. 如权利要求5的半导体器件，其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、 SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。7. 如权利要求1的半导体器件，其中，鳍片结构的中部进一步包括穿通停止层，穿通停 止层为与沟道区导电类型相反的掺杂区、或者绝缘体。8. 如权利要求1的半导体器件，其中，栅极堆叠包括高K材料的栅极绝缘层以及金属材 料的栅极导电层。9. 一种半导体器件制造方法，包括： 在衬底之上形成沿第一方向延伸分布的Si材质的第一鳍片结构以及第一鳍片结构之 间的浅沟槽隔离； 刻蚀去除第一鳍片结构，在浅沟槽隔离之间留下第一沟槽； 在第一沟槽中外延生长III-V族化合物半导体材料，形成第二鳍片结构； 在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以及位于栅极堆叠沿第一方 向两侧的源漏区，第二鳍片结构在栅极堆叠结构下方的部分构成沟道区。10. 如权利要求9的方法，其中，刻蚀形成第一沟槽时进一步包括，在第一沟槽底部刻 蚀衬底形成V型凹陷。11. 如权利要求10的方法，其中，采用湿法腐蚀和/或干法刻蚀衬底形成第一沟槽。12. 如权利要求11的方法，其中，控制湿法腐蚀和/或干法刻蚀的时间以控制V型凹陷 的深度。13. 如权利要求9的方法，其中，刻蚀去除第一鳍片结构之前进一步包括，清洁第一鳍 片结构顶部。14. 如权利要求9的方法，其中，外延生长第二鳍片结构之后进一步包括，回刻浅沟槽 隔离以暴露第二鳍片结构的顶部。15. 如权利要求9的方法，其中，形成栅极堆叠之前进一步包括，采用垂直和/或倾斜离 子注入在第二鳍片结构中部形成穿通停止层。16. 如权利要求15的方法，其中，对于nFinFET注入选自B、In、BF2的掺杂剂，或者对于pFinFET注入选自As、P的掺杂剂，形成与沟道区导电类型相反的掺杂区构成穿通停止层； 或者，注入选自C、N、0的掺杂剂并退火反应形成绝缘体的穿通停止层。17. 如权利要求9的方法，其中，形成栅极堆叠、源漏区的步骤进一步包括：在第二鳍片 结构上形成沿第二方向延伸分布的假栅极堆叠和栅极侧墙；在栅极侧墙沿第一方向两侧的 第二鳍片结构顶部形成轻掺杂源漏区；在轻掺杂源漏区顶部外延生长抬升源漏区；去除假 栅极堆叠形成栅极开口；在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导 电层。18. 如权利要求9的方法，其中，第二鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。19. 如权利要求9的方法，其中，外延生长III-V族化合物半导体材料之前进一步包括， 在第一沟槽底部外延生长种晶层和/或缓冲层。20. 如权利要求19的方法，其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。
【专利摘要】一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，在选择合适的深宽比凹槽中抑制了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。
【IPC分类】H01L29/06, H01L29/78, H01L21/336
【公开号】CN105448985
【申请号】CN201410398357
【发明人】王桂磊, 崔虎山, 殷华湘, 李俊峰, 朱慧珑, 赵超
【申请人】中国科学院微电子研究所
【公开日】2016年3月30日
【申请日】2014年8月14日