覆盖了第二掩膜层13。
[0041] 而后，在步骤S03,采用各项同性刻蚀继续刻蚀衬底10, W在有源区21下形成开口 22,参考图7所示。
[0042] 在本实施例中，采用干法和湿法交替的混合刻蚀方法，混合刻蚀的步骤为；先采用 各项同性干法刻蚀，如RIE(反应离子刻蚀）的方法，从沟槽20继续刻蚀衬底，如图6所示， 干法刻蚀后，沟槽20继续加深且横向朝向有源区内腐蚀一部分，使得有源区的一部分侧壁 暴露出来；而后，希望进一步向有源内横向腐蚀，本实施例中，进行选择性刻蚀的步骤；首 先，进行带角度的错离子的注入，可W采用大角度的注入，入射角度大于45°，使得有源区 暴露出的侧壁部分注入更多的错；接着，采用对错具有高选择性的娃错刻蚀剂进行湿法腐 蚀，送样，由于有源区暴露出的侧壁部分注入了更多的错，此时，刻蚀剂对错具有高选择性， 横向刻蚀具有更高的刻蚀选择比，利于横向的进一步刻蚀，本实施例中，可W采用HF、&〇2、 CH3COOH和&0的混合溶液为溶剂，在一个具体的实施例中，溶剂采用49 %的HF、30%的 &〇2、99. 8 %的CH3COOH和&0,比例为：1:18:27:8，此湿法刻蚀中，横向朝向有源区内腐蚀， 通过控制时间，达到所需深度和宽度的开口 22,如图7所示。在一些实施例中，可W反复多 次错的注入W及湿法腐蚀的步骤，W形成所需深宽的开口。
[0043] 在其他实施例中，可W根据开口深度和横向宽度的需要，选择其他合适的刻蚀方 法，如单一的各项同性干法刻蚀或湿法刻蚀的方法等，选择合适的刻蚀剂和刻蚀时间进行 刻蚀，W腐蚀出所需深度和宽度的开口。
[0044] 接着，可W进一步的将该第二掩膜层13去除，并进行氧化工艺，如进行干氧化工 艺，氧化工艺后，在暴露的半导体材料的表面上，即开口 22和沟槽20的表面上形成了氧化 物层14,如图8所示，该氧化物层15可W为超薄的氧化物层，厚度在ItMOQ A。该氧化物 层的形成，能够消除刻蚀等工艺过程中形成的表面缺陷，使得表面平坦化。
[0045] 而后，在步骤S04,填充沟槽20, W形成隔离15和绝缘层24,参考图9所示。
[0046] 在本实施例中，选择横向填充能力较强的方法进行淀积，W使得开口内也进行填 充，W使得填充后在有源区下形成绝缘层24,在一个具体的实施例中，可W采用HARP、TEOS 或皿P氧化物进行氧化娃的淀积，并进行平坦化，从而在沟槽中形成隔离15 W及在开口中 形成绝缘层24,如图9所示。至此，形成了本实施例的半导体衬底，在衬底中有源区的端部 形成有绝缘层。
[0047] 在平坦化时，可W进一步将第一掩膜层11去除，W暴露有源区21的表面，W进行 后续器件的加工。
[0048] 而后，进行器件的加工，在有源区上形成器件结构30,参考图10所示。
[0049] 可W按照传统的工艺来形成器件结构，本实施例中，形成了 CMOS器件30,如图10 所示，阱渗杂31形成在有源区的衬底10中，该渗杂可W在形成有源区之前进行，也可W在 绝缘层24形成之后进行；栅极结构32的侧壁上形成了侧墙34,栅极结构31包括栅介质层 和栅电极，该栅极结构31可W为高k/金属栅的结构或其他合适材料的结构；在栅极两侧的 衬底中形成了源漏区36,该源漏区36位于绝缘层24之上；在源漏区36之上还形成有金属 娃化物层38。之后，还可W形成器件的其他部件，如源漏接触、栅极接触和互连结构等等。
[0050] 至此，利用体娃衬底形成了本发明实施例的半导体器件。
[0051] W上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0052] 此外，本发明还提供了上述方法形成的半导体衬底及器件，参考图10所示，该半 导体衬底包括；体衬底10 ;体衬底10中的有源区21 ;有源区间的沟槽中的隔离15 ;有源区 端部下、与隔离相接的绝缘层24。
[0053] 优选的，还包括：氧化物层14,位于衬底10与隔离15及绝缘层24之间。
[0054] 此外，还提供了包括上述半导体衬底的半导体器件，器件结构30形成在有源区 上，可W为传统器件结构。
[0055] 本发明的器件，在有源区下有绝缘层的存在，明显减小了器件的漏电流和功耗，增 加了器件的集成度，起到类似SOI器件的效果。而与SOI器件相比，具有更好的散热性能且 避免了浮体效应的产生，且避免了 SOI晶圆成本过高的限制。
[0056] W上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0057] 虽然本发明已W较佳实施例披露如上，然而并非用W限定本发明。任何熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述掲示的方法和技术内 容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对W上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1. 一种半导体衬底的制造方法，其特征在于，包括： 提供体衬底； 刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层； 继续刻蚀衬底，以在有源区下形成开口； 填充沟槽及开口，以形成隔离和绝缘层。2. 根据权利要求1所述的制造方法，其特征在于，刻蚀衬底，以形成有源区和沟槽，有 源区的表面上形成有掩膜层的步骤包括： 在衬底上形成第一掩膜层； 刻蚀衬底，以形成有源区和沟槽； 在有源区的侧壁上形成第二掩膜层的侧墙。3. 根据权利要求1所述的制造方法，其特征在于，体衬底为体硅衬底，继续刻蚀衬底， 以在有源区下形成开口的步骤包括：先进行各向同性的干法刻蚀；而后至少进行一次选择 性刻蚀，选择性刻蚀的步骤包括：进行带角度的锗离子注入，并选用对锗具有高选择性的硅 锗刻蚀剂进行湿法腐蚀。4. 根据权利要求3所述的制造方法，其特征在于，湿法刻蚀的刻蚀剂为HF、H202、 CH3C00H和H20的混合溶液。5. 根据权利要求1所述的制造方法，其特征在于，在填充沟槽之前，还包括步骤：去除 有源区侧壁上的掩膜层；进行氧化工艺。6. 根据权利要求1所述的制造方法，其特征在于，采用HARP、TEOS或HDP氧化物填充 沟槽及开口，以形成隔离和绝缘层。7. -种半导体器件的制造方法，其特征在于，包括： 利用权利要求1-6中任一项形成半导体衬底； 去除有源区的上表面上的掩膜层； 在有源区上形成器件结构。8. -种半导体衬底，其特征在于，包括： 体衬底； 体衬底中的有源区； 有源区间的沟槽中的隔离； 有源区端部下、与隔离相接的绝缘层。9. 根据权利要求8所述的半导体衬底，其特征在于，还包括：氧化物层，位于衬底与隔 离及绝缘层之间。10. -种半导体器件，其特征在于，包括：权利要求8或9所述的半导体衬底；以及，有 源区上的器件结构。
【专利摘要】本发明提供了一种半导体衬底的制造方法，包括：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽及开口，以形成隔离和绝缘层。由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。
【IPC分类】H01L21/762, H01L27/12
【公开号】CN105575877
【申请号】CN201410553521
【发明人】许静, 闫江, 唐兆云, 王红丽, 唐波, 徐烨锋, 李春龙, 杨萌萌, 陈邦明
【申请人】中国科学院微电子研究所
【公开日】2016年5月11日
【申请日】2014年10月17日