半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
【背景技术】
[0002]金属氧化物半导体器件具有高响应速率、低功耗等特点而被广泛地应用于存储、数码、电脑、通讯等领域。一般的，金属氧化物半导体器件具有栅极、源极和漏极，通过栅极控制源极和漏极之间的导通与截止。
[0003]其中，在栅极两侧的衬底内形成源极和漏极时，先在栅极的侧壁形成侧壁结构，然后以栅极及侧壁结构为掩膜，采用离子注入的方法形成的。因此，侧壁结构的形成质量对器件的电学和可靠性性能具有较大的影响。
[0004]但是，现有技术侧壁结构容易引起半导体器件性能的下降。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步骤:提供衬底，所述衬底上形成有栅极结构;形成保形覆盖所述栅极结构和衬底表面的侧壁结构膜，所述侧壁结构膜包括第一侧壁膜、位于所述第一侧壁膜顶部表面的第二侧壁膜以及位于所述第二侧壁膜顶部表面的第三侧壁膜，其中，所述第三侧壁膜与所述第二侧壁膜的材料不相同；采用第一无掩膜刻蚀工艺，去除部分厚度的所述第三侧壁膜，其中，所述第一无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第一刻蚀选择比；采用第二无掩膜刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的剩余第三侧壁膜，形成第三侧壁层，其中，所述第二无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比；以所述第三侧壁层为掩膜，采用第三无掩膜刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的第二侧壁膜，形成第二侧壁层;所述第三侧壁层、第二侧壁层以及第一侧壁膜构成侧壁结构。
[0007]可选的，所述第一侧壁膜的材料为氧化硅，所述第二侧壁膜的材料为氮化硅，所述第三侧壁膜的材料为氧化硅。
[0008]可选的，所述第一侧壁膜的厚度为750埃至1100埃。
[0009]可选的，去除部分厚度的所述第三侧壁膜的厚度值为300埃至600埃。
[0010]可选的，所述第一无掩膜刻蚀工艺为等离子体干法刻蚀工艺。
[0011]可选的，所述第一无掩膜刻蚀工艺的工艺参数包括:刻蚀气体为CF4和CHF3的混合气体，CF4的气体流量为1ccm至20sccm，CHF3的气体流量为40ccm至60sccm，功率为300W至400W，压强为 100!111'0!'!'至1401111'01.!.。
[0012]可选的，所述第二无掩膜刻蚀工艺为等离子体干法刻蚀工艺。
[0013]可选的，所述第二无掩膜刻蚀工艺的工艺参数包括:刻蚀气体为C4F8和CO的混合气体。
[0014]可选的，所述第二无掩膜刻蚀工艺的工艺参数包括:C4F8的气体流量为5ccm至158(3011，(1)的气体流量为40。0]1至608。011，功率为800￥至1000￥，压强为501111'01'1'至701111'01.!.。
[0015]可选的，所述第二刻蚀选择比的值为8:1至10:1。
[0016]与现有技术相比，本发明的技术方案具有以下优点:
[0017]本发明在形成第三侧壁层的过程中，先采用第一无掩膜刻蚀工艺去除部分厚度的第三侧壁膜，其中，所述第一无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第一刻蚀选择比，所述第一无掩膜刻蚀工艺可以去除大部分第三侧壁膜，从而可以减少后续去除剩余第三侧壁膜的工艺时间；然后采用第二无掩膜刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的剩余第三侧壁膜，其中，所述第二无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比，也就是说，所述第二无掩膜刻蚀工艺对剩余第三侧壁膜的刻蚀速率远大于对所述第二侧壁膜的刻蚀速率，在形成所述第三侧壁层时，可以减小所述刻蚀工艺对所述第二侧壁膜的损耗，从而可以减小后续刻蚀所述第二侧壁膜的工艺对所述第一侧壁膜的损耗;如果所述第二侧壁膜损耗过多，还容易在后续刻蚀所述第二侧壁膜以形成第二侧壁层的过程中，导致所述第一侧壁膜被过多地刻蚀，甚至暴露出衬底而对所述衬底造成损伤。因此，通过所述第二无掩膜刻蚀工艺，可以避免所述衬底受到损伤，进而优化半导体器件的性能。
【附图说明】
[0018]图1至图3是现有技术半导体结构的形成方法各步骤对应的结构示意图；
[0019]图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
【具体实施方式】
[0020]由【背景技术】可知，现有技术侧壁结构容易引起半导体器件性能的下降。结合现有技术半导体结构的形成方法分析其原因。参考图1至图3，示出了现有技术半导体结构的形成方法各步骤对应的结构示意图。所述半导体结构的形成方法包括以下步骤:
[0021]参考图1，提供衬底100，所述衬底100上形成有栅极结构110。
[0022]参考图2，形成保形覆盖所述栅极结构110和衬底100表面的侧壁结构膜(未标示)，所述侧壁结构膜包括第一侧壁膜120、位于所述第一侧壁膜120表面的第二侧壁膜130以及位于所述第二侧壁膜130表面的第三侧壁膜140，其中，所述第一侧壁膜120和第三侧壁膜140的材料为氧化硅，所述第二侧壁膜130的材料为氮化硅。
[0023]参考图3，采用无掩膜刻蚀工艺，去除所述栅极结构110顶部以及所述衬底100上的第三侧壁膜140(如图2所示)，形成第三侧壁层141。
[0024]但是，在形成所述第三侧壁层141的过程中，由于刻蚀工艺对所述第三侧壁膜140(如图3所示)和第二侧壁膜130(如图3所示)的刻蚀选择比(刻蚀工艺对所述第三侧壁膜140的刻蚀速率与刻蚀工艺对所述第二侧壁膜130的刻蚀速率的比值)较低，一般为3:1，从而容易导致所述衬底100上的第二侧壁膜130被过多地刻蚀。
[0025]此外，随着集成电路特征尺寸持续减小，栅极结构110与栅极结构110的间距也越来越小，在刻蚀所述第二侧壁膜130以形成第二侧壁层131的过程中，刻蚀工艺的等离子体容易在轰击所述第二侧壁膜130的侧壁后产生折射现象，所述等离子体经折射后对所述衬底200进行轰击，由于在所述刻蚀工艺还包括在垂直于所述衬底200方向对所述衬底200进行轰击，因此，形成所述第二侧壁层131的刻蚀工艺对所述衬底200的等离子体轰击力度较强，从而导致所述第一侧壁膜120被过多地刻蚀，甚至暴露出所述衬底100而对衬底100产生损伤(如图3中A所示区域)，进而引起半导体器件性能的下降。
[0026]为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括:提供衬底，所述衬底上形成有栅极结构;形成保形覆盖所述栅极结构和衬底表面的侧壁结构膜，所述侧壁结构膜包括第一侧壁膜、位于所述第一侧壁膜顶部表面的第二侧壁膜以及位于所述第二侧壁膜顶部表面的第三侧壁膜，其中，所述第三侧壁膜与所述第二侧壁膜的材料不相同；采用第一无掩膜刻蚀工艺，去除部分厚度的所述第三侧壁膜，其中，所述第一无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第一刻蚀选择比；采用第二无掩膜刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的剩余第三侧壁膜，形成第三侧壁层，其中，所述第二无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有第二