半导体装置及其制造方法
【专利说明】
[0001 ] 本申请是申请日为2010年8月24日、申请号为201010266857.X、发明名称为"半导 体装置及其制造方法"的发明专利申请的分案申请。
技术领域
[0002] 本发明设及一种半导体装置及其制造方法，尤其设及一种凸块(bump)结构的制造 方法。
【背景技术】
[0003] 现今的集成电路都是由数百万个有源(active)及/或无源(passive)装置所组成， 例如晶体管及电容。运些装置在初始时彼此隔离，但后来会内连在一起而构成功能性电路。 通常内连结构包括横向内连接（例如，金属线（导线））及直向内连接（例如，介层连接窗 (via)及接触窗（contact))。而运些内连线对于现今集成电路的效能及密度限制产生越来 越多影响。接合垫形成于内连结构的顶部并露出于各个忍片的表面。忍片通过了接合垫而 电性连接至封装结构或另一忍片。接合垫可用于打线接合工艺(wire bonding)及倒装忍片 接合工艺(flip-chip bonding)。在典型的凸块工艺(bumping process)中，内连线结构形 成于金属化层上，接着形成底层凸块金属化(UBM)层及进行焊球(solder ball)植入。
[0004] 倒装忍片封装利用凸块进行忍片的1/0接合垫与基底之间或与封装的引线架 (lead frame)之间的电性连接。就结构上来说，凸块实际上包括了凸块本身及位于凸块与 1/0接合垫之间的凸块下金属(under-bump metalIurgy，UBM)层。凸块下金属层通常包括依 序排置的一粘着层、一阻障层及一润湿(wetting)层。取决于凸块本身所使用的材料，其可 分为焊料凸块、金凸块、铜柱凸块、混金属凸块。近来，已提出了铜内连柱（copper interconnect post)技术。其利用铜柱取代焊料凸块，W将电子部件连接至基底。铜内连柱 可得到具有最小凸块架桥(bump bridging)机率的微小间距，W降低电路的电容负载并容 许电子部件在高频下操作。而仍需W焊料合金覆盖凸块结构W及连接电子部件。
[0005] 通常在凸块下金属层的湿蚀刻中，会产生各向同性蚀刻轮廓，其中所有方向的蚀 刻率是一样的，使被蚀刻的凸块下金属层发生底切(undercutting),其造成了不必要的线 宽损失。湿蚀刻所造成的底切将引发应力集中，而在微间距设计中发生凸块侧壁剥离、凸块 破裂及凸块架桥。虽然蚀刻工艺中本来就会发生底切问题，然而其不利于内连线的长期可 靠度。底切使得焊料凸块与忍片的接合垫之间的接合变差，因而危及焊料凸块结构的完整 性，导致忍片提早失效。
【发明内容】
[0006] 为了解决现有技术的问题，在本发明一实施例中，一种半导体装置的制造方法，包 括:在具有一金属垫区的一半导体基底上方形成一封盖层，其中封盖层具有一开口露出一 部分的该金属垫区；在露出的金属垫区部分上方的封盖层的开口内形成一凸块下金属层； 在凸块下金属层上方形成一凸块层，W填入封盖层的开口且延伸至封盖层的上表面；W及 自封盖层的上表面去除凸块层。
[0007] 本发明另一实施例中，一种半导体装置的制造方法，包括:在具有一金属垫区的一 半导体基底上方形成一封盖层，其中封盖层具有一开口露出一部分的金属垫区；顺着封盖 层的开口的底部及侧壁形成一凸块下金属层且延伸至封盖层的上表面;在凸块下金属层上 方形成一凸块层，其中凸块层填入封盖层的开口且位于封盖层的上表面上；W及自封盖层 的上表面去除凸块层及凸块下金属层。
[0008] 本发明又一实施例中，一种半导体装置，包括:一半导体基底，包括一金属垫区；一 封盖层，位于半导体基底上方，且未覆盖金属垫区的一第一部分;一凸块层，局部形成于封 盖层内且电性连接至金属垫区的第一部分，其中凸块层的一顶部突出于封盖层的上表面； W及一凸块下金属层，形成于封盖层内且电性连接至金属垫区的第一部分，其中凸块下金 属层形成于凸块层与金属垫区的第一部分之间。
[0009] 本发明再一实施例中，一种半导体装置的制造方法，包括:提供具有一金属垫区的 一半导体基底;在该半导体基底上形成一封盖层，其中该封盖层具有一开口露出该金属垫 区的一部分;在该封盖层的该开口内露出的该金属垫区的该部分上形成一凸块下金属层； 在该凸块下金属层上形成一凸块层，W填入该封盖层的该开口且延伸至该封盖层的一上表 面；自该封盖层的该上表面去除该凸块层;去除该封盖层的该上表面，直至该凸块层的一顶 部突出于该封盖层；W及进行一缓冲工艺，W轻微研磨该半导体基底，使该封盖层的厚度达 到最终目标厚度。
[001日]本发明可避免UBM底切问题。
【附图说明】
[0011] 图语图6示出根据一实施例的凸块结构的制造方法中各个阶段的剖面示意图。
[0012] 图7至图9示出根据另一实施例的凸块结构的制造方法中各个阶段的剖面示意图。 [OOU]其中，附图标记说明如下：
[0014] 10~基底；
[0015] 12~接触区/金属垫区；
[0016] 12a ~部分；
[0017] 14~保护层；
[001引 15~第一开口；
[0019] 16~封盖层；
[0020] 18~掩模层；
[0021] 20 ~第二开口；
[0022] 22、22a~凸块下金属层；
[0023] 2^、24p ~顶部；
[0024] 24~凸块层；
[0025] 24a ~第一部；
[00%] 24b ~第二部；
[0027] 26a~第一上盖层；
[0028] 2化~第二上盖层；
[00巧]26c~第S上盖层；
[0030] 28、30~回蚀刻工艺/平坦化工艺；
[0031] 32、32a~凸块结构；
[0032] Ti、T2 ~厚度。
【具体实施方式】
[0033] 本文提供了使用于半导体装置（其上具有焊料凸块、铜柱、后护层内连接（post passivation interconnect)及/或娃通孔电极（throu曲-siIicon via,TSV))的一种凸块 工艺，W应用于倒装忍片构装（flip-chip assembly)、晶片级忍片尺寸封装(wafer-level chip SC曰Ie P曰ck曰ge ,WLCSP)、S维集成电路（three-dimensional integrated circuit, 3DIC)堆叠及/或任何先进封装技术领域。本文实施例关于使用于半导体装置的凸块下金属 层的制造方法。在W下的说明书全文中，所提出许多特定细节部分，用W充分了解本发明。 然而，任何本领域普通技术人员将会了解本发明能够在没有运些特定细节情形下实行。在 一些范例中，并未详述公知结构及工艺，W避免使本发明产生不必要的混淆。本说明书全文 中所提及关于"一实施例"的意思是指有关于本实施例中所提及特定的特征(feature)、结 构、或特色包含于本发明的至少一实施例中。因此，本说明书全文中各处所出现的"在一实 施例中"用语所指的并不全然表示为相同的实施例。另外，特定的特征、结构、或特色能W任 何适当方式而与一或多个实施例作结合。可W理解的是W下的附图并未依照比例示出，而 仅仅提供说明之用。
[0034] 此处，图1至图6示出根据一实施例的凸块结构的制造方法中各个阶段的剖面示意 图。
[0035] 请参照图1，用于凸块制造的基底10可包括用于半导体集成电路制造的半导体基 底，且可在其中及/或其上形成集成电路。半导体基底的定义为任何含半导体材料的结构 体，其包括但不局限于娃块材(bulk silicon)、半导体晶片、绝缘层上覆娃（Silicon-on-insulator ,SOI)基底或错化娃基底 。也可使用其他包括S族、四族 、五族元素的半 导体材 料。基底10可进一步包括多个隔离特征部件（未示出），例如浅沟槽隔离（shallow trench isolation,STI)特征部件或局部娃氧化（local oxidation of silicon,LOCOS)特征部件。 隔离特征部件可定义及隔离各种不同的微电子元件(未示出）。各种不同的微电子元件可形 成于基底10内，包括：晶体管（例如，金属氧化物