工艺损害最小化的自对准磁阻式随机存取存储器（mram）结构的制作方法
【专利摘要】本发明提供一种具有双侧壁间隔件结构的磁阻式随机存取存储器(MRAM)单元。MRAM单元包括反铁磁层；固定层，布置在所述反铁磁层上方并且具有固定的磁极性；自由层，布置在所述固定层上方并且具有可变的磁极性；第一侧壁间隔件层，从所述固定层上方沿着所述自由层的侧壁延伸；以及第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层和所述第一侧壁间隔件层的侧壁延伸。还提供了一种用于制造MRAM单元的方法。本发明还提供了工艺损害最小化的自对准磁阻式随机存取存储器(MRAM)结构。
【专利说明】
工艺损害最小化的自对准磁阻式随机存取存储器(MRAM)结构
技术领域
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及集成电路。
【背景技术】
[0002]许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下存储数据，而易失性存储器不能在断电的情况下存储数据。由于具有优于目前的电子存储器的优势，所以磁阻式随机存取存储器(MRAM)是下一代电子存储器的一种有前景的候选者。与目前的非易失性存储器相比较，诸如闪速随机存取存储器，MRAM通常更快并且具有更好的耐用性。与目前的易失性存储器相比较，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，MRAM通常具有类似的性能和密度，但具有更低的功耗。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种磁阻式随机存取存储器(MRAM)单元，包括:反铁磁层；固定层，布置在所述反铁磁层上方并且具有固定的磁极性；自由层，布置在所述固定层上方并且具有可变的磁极性;第一侧壁间隔件层，从所述固定层上方沿着所述自由层的侧壁延伸；以及第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层和所述第一侧壁间隔件层的侧壁延伸。
[0004]该MRAM单元还包括:顶部电极，布置在所述自由层上方，其中，所述第一侧壁间隔件层还沿着所述顶部电极的侧壁延伸。
[0005]在该MRAM单元中，所述第一侧壁间隔件层和所述第二侧壁间隔件层沿着侧壁延伸并且到达所述顶部电极的顶面下方或与所述顶部电极的顶面大约齐平的位置处。
[0006]该MRAM单元还包括:阻挡层，布置在所述自由层与所述固定层之间，其中，所述第二侧壁间隔件层还沿着所述阻挡层的侧壁延伸。
[0007]在该MRAM单元中，所述自由层和所述阻挡层共同限定围绕所述自由层的凸缘，并且所述第一侧壁间隔件层从所述凸缘延伸。
[0008]在该MRAM单元中，所述固定层和所述反铁磁层共同限定围绕所述固定层的凸缘，并且所述第二侧壁间隔件层从所述凸缘延伸。
[0009]在该MRAM单元中，所述固定层和所述自由层由铁磁材料形成。
[0010]在该MRAM单元中，所述第一侧壁间隔件层或所述第二侧壁间隔件层具有约为2nm至5nm的厚度。
[0011]在该MRAM单元中，所述第一侧壁间隔件层或所述第二侧壁间隔件层包括氮化硅和碳化硅中的一种或多种。
[0012]根据本发明的另一方面，提供了一种用于制造磁阻式随机存取存储器(MRAM)单元的方法，所述方法包括:形成MRAM堆叠件，所述MRAM堆叠件包括顺序堆叠的反铁磁层、固定层、阻挡层和自由层；在所述MRAM堆叠件上方形成硬掩模层，并且所述硬掩模层掩蔽所述MRAM堆叠件的器件区域;执行第一蚀刻，以穿过所述自由层的未被所述硬掩模层掩蔽的区域到达所述阻挡层;形成第一侧壁间隔件层，所述第一侧壁间隔件层从所述阻挡层上方沿着剩余的自由层和所述硬掩模层的侧壁延伸到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处;执行第二蚀刻，以穿过所述阻挡层和所述固定层的未被所述硬掩模层和所述第一侧壁间隔件层掩蔽的区域到达所述反铁磁层；以及形成第二侧壁间隔件层，所述第二侧壁间隔件层从所述反铁磁层上方沿着剩余的阻挡层和剩余的固定层的侧壁延伸，到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处。
[0013]该方法还包括:执行第三蚀刻，以穿过所述反铁磁层的未被所述硬掩模层、所述第一侧壁间隔件层和所述第二侧壁间隔件层掩蔽的区域。
[0014]该方法还包括:在所述反铁磁层下面形成底部电极层；以及执行所述第三蚀刻，以穿过所述底部电极层的未被所述硬掩模层、所述第一侧壁间隔件层和所述第二侧壁间隔件层掩蔽的区域。
[0015]在该方法中，形成所述第一侧壁间隔件层包括:在所述阻挡层上方形成中间侧壁间隔件层，并且所述中间侧壁间隔件层加衬里于所述硬掩模层和所述剩余的自由层；以及对所述中间侧壁间隔件层执行第三蚀刻，以将所述中间侧壁间隔件层回蚀刻至所述硬掩模层的顶面下方或与所述硬掩模层的顶面大约齐平的位置处。
[0016]在该方法中，形成所述第二侧壁间隔件层包括:在所述反铁磁层上方形成中间侧壁间隔件层，并且所述中间侧壁间隔件层加衬里于所述硬掩模层、所述剩余的固定层和所述剩余的阻挡层、以及所述第一侧壁间隔件层；以及对所述中间侧壁间隔件层执行第三蚀亥IJ，以去除所述中间侧壁间隔件层的横向伸展部分。
[0017]该方法还包括:在所述自由层上方并且在所述硬掩模层下方形成顶部电极层；以及执行所述第一蚀刻，以穿过所述顶部电极层的未被所述硬掩模层掩蔽的区域。
[0018]该方法还包括:在所述第一侧壁间隔件层、所述第二侧壁间隔件层和剩余的顶部电极层上方和周围形成层间介电(ILD)层；以及形成通孔，所述通孔延伸穿过所述ILD层到达所述剩余的顶部电极层。
[0019]该方法还包括:将所述第一侧壁间隔件层或所述第二侧壁间隔件层形成为具有大约2nm至5nm的宽度。
[0020]该方法还包括:由氮化硅和碳化硅中的一种或多种形成所述第一侧壁间隔件层或所述第二侧壁间隔件层。
[0021 ]该方法还包括:由铁磁材料形成所述固定层和所述自由层。
[0022]根据本发明的又一方面，提供了一种集成电路，包括:一种磁阻式随机存取存储器(MRAM)单元，包括:顺序堆叠的底部电极层、反铁磁层、固定层、阻挡层、自由层和顶部电极层，其中，所述固定层和所述自由层分别具有恒定的和可变的磁极性;第一侧壁间隔件层，从所述固定层上方沿着所述自由层和所述顶部电极层的侧壁延伸；和第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层、所述阻挡层和所述第一侧壁间隔件层的侧壁延伸；以及后道工序(BEOL)金属化堆叠件，包括:第一金属化层和第二金属化层，堆叠在所述MRAM单元的相对侧面上;第一通孔，从所述底部电极层延伸至所述第一金属化层;和第二通孔，从所述顶部电极层延伸至所述第二金属化层。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0024]图1示出了包括具有双侧壁间隔件结构的磁阻式随机存取存储器(MRAM)单元的半导体结构的一些实施例的截面图，其中，图1是图2中的集成电路的虚线框部分的放大图。
[0025]图2示出了包括具有双侧壁间隔件结构的MRAM单元的集成电路的一些实施例的截面图。
[0026]图3示出了用于制造包括具有双侧壁间隔件结构的MRAM单元的半导体结构的方法的一些实施例的流程图。
[0027]图4至图15示出了处于各个制造阶段的半导体结构的一些实施例的一系列截面图，该半导体结构包括具有双侧壁间隔件结构的MRAM单元。
【具体实施方式】
[0028]本发明提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0029]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
[0030]此外，为了易于描述，本文中可以使用“第一”、“第二”、“第三”等以区分附图或一系列附图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一附图描述的第一介电层不必对应于结合其他附图描述的“第一介电层”。
[0031]磁阻式随机存取存储器(MRAM)单元包括一对电极层以及布置在电极层之间的磁性隧道结(MTJ) ^TJ包括一对铁磁层和布置在铁磁层之间的阻挡层。铁磁层包括固定层和自由层。固定层具有恒定的或固定的磁极性，并且通常被布置在多个电极层之一与固定层之间的反铁磁层进行固定。自由层具有代表数据单元的可变磁极性，诸如数据位。
[0032]在工作中，通常通过测量MTJ的电阻来读取可变磁极性。由于磁性隧道效应，所以MRAM单元的电阻随着可变磁极性而变化。此外，在工作中，通常使用自旋转移力矩(STT)效应来改变或切换可变磁极性。根据自旋转移力矩(STT)效应，电流流经MTJ，以感应自固定层至自由层的电子流。随着电子穿过固定层，电子的自旋被极化。当自旋极化的电子到达自由层时，自旋极化的电子将力矩施加于可变磁极性并且切换可变磁极性的状态。
[0033]根据用于制造MRAM单元的一些方法，在底部电极层上方顺序堆叠反铁磁层、固定层、阻挡层和自由层。然后围绕堆叠件的器件区域执行单次等离子体蚀刻以穿过反铁磁层、固定层、阻挡层和自由层的区域到达底部电极层。根据这些方法形成MRAM单元的缺点在于，在需要比蚀刻穿过自由层和固定层的相应的厚度更多的时间段内，将自由层和固定层暴露于等离子体。例如，当蚀刻穿过反铁磁层时，将固定层和自由层暴露于等离子体。过多的暴露可以导致自由层和固定层的等离子体损害，和/或来自等离子体蚀刻的副产物再沉积在固定层和自由层的侧壁上。等离子体损害和/或副产物再沉积可以导致增大的泄漏电流和/或降低的数据保持能力。
[0034]鉴于以上所述，本申请涉及用于制造具有双侧壁间隔件结构的MRAM单元的方法。本申请还涉及所得到的MRAM单元。根据该方法，顺序堆叠底部电极层、反铁磁层、固定层、阻挡层、自由层、顶部电极层和硬掩模层。然后围绕堆叠件的器件区域执行第一蚀刻，以穿过硬掩模层、顶部电极层和自由层的区域到达阻挡层。第一侧壁间隔件层形成在阻挡层上方并且加衬里于剩余的自由层、剩余的顶部电极层和剩余的硬掩模层。执行第二蚀刻:I)进入第一侧壁间隔件层，以去除横向伸展部分；以及2)穿过阻挡层和固定层的未被剩余的硬掩模层和剩余的第一侧壁间隔件层掩蔽的区域到达反铁磁层。第二侧壁间隔件层形成在反铁磁层上方并且加衬里于剩余的固定层、剩余的阻挡层和剩余的第一侧壁间隔件层。执行第三蚀刻:I)进入第二侧壁间隔件层，以去除横向伸展部分；以及2)穿过反铁磁层和底部电极层的未被剩余的硬掩模层、剩余的第一侧壁间隔件层和剩余的第二侧壁间隔件层掩蔽的区域。
[0035]有利地，通过形成具有双侧壁间隔件结构的MRAM单元，最小化将自由层和固定层暴露于蚀刻剂的时间长度。例如，将自由层暴露于蚀刻剂的时间长度限制为蚀刻穿过自由层所需的时间长度。又例如，将固定层暴露于蚀刻剂的时间长度限制为蚀刻穿过固定层所需的时间长度。通过减少自由层和固定层的暴露时间，将对于自由层和固定层的蚀刻损害最小化。此外，将随着自由层和固定层的侧壁的副产物再沉积最小化。
[0036]参考图1，提供了具有后道工序(BEOL)金属化堆叠件的半导体结构的一些实施例的截面图100。半导体结构包括MRAM单元102IRAM单元102布置在层间介电(ILD)层104内并且位于蚀刻停止层106上方。例如，ILD层104可以是低k电介质(S卩，介电常数k小于3.9的电介质)或氧化物(如，二氧化硅)ο例如，蚀刻停止层106可以是氮化硅。
[0037]将MRAM单元102的底部电极层108布置在蚀刻停止层106上方，并且该底部电极层通过第一通孔110电耦接至BEOL金属化堆叠件的第一金属化层(未示出)。第一通孔110从底部电极层108延伸，穿过蚀刻停止层106，到达第一金属化层。例如，底部电极层108可以是导电材料，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此外，例如，底部电极层108的厚度可以约为1nm至lOOnm。例如，第一通孔110可以是诸如铜、金或妈的金属。
[0038]MRAM单元102的反铁磁层112和固定层114堆叠在底部电极层108上方。反铁磁层112布置在固定层114下面，并且通常邻接该固定层。反铁磁层112将固定层114固定为恒定的或固定的磁极性。反铁磁层112通常具有与底部电极层108相同的占位面积，并且固定层114通常具有比反铁磁层112小的占位面积。由于占位面积的不同，所以反铁磁层112和固定层114共同限定第一凸缘(ledge)116。例如，反铁磁层112可以是铂、钴、锰或上述材料中的一种或多种的组合。此外，例如，反铁磁层112的厚度可以约为9nm至20nm。例如，固定层114可以是铁磁材料，诸如钴、铁、硼、钌或上述材料中的一种或多种的组合。此外，例如，固定层114的厚度可以约为5nm至1nm。
[0039]MRAM单元102的自由层118布置在固定层114上方。自由层118具有比固定层114小的占位面积，并且具有代表数据单元的可变磁极性。例如，可变磁极性在第一状态和第二状态之间切换，该第一状态和第二状态分别代表二进制“O”和二进制“I”。例如，自由层118可以是铁磁材料，诸如钴、铁、硼或上述材料中的一种或多种的组合。此外，自由层118通常比固定层114薄，并且例如，该自由层的厚度可以约为Inm至3nm。
[0040]将MRAM单元102的阻挡层120布置为邻接自由层118和固定层114并且介于该自由层与该固定层之间。阻挡层120提供自由层118与固定层114之间的电隔离，同时在适当的条件下仍允许电子隧穿阻挡层120。阻挡层120通常具有与固定层114相同的占位面积并且具有比自由层118大的占位面积。由于占位面积的不同，所以阻挡层120和自由层118共同限定第二凸缘122。例如，阻挡层120可以是氧化锰或氧化铝(如，A1203)。此外，例如，阻挡层120的厚度可以约为0.5nm至2nm。
[0041 ]自由层118、固定层114、反铁磁层112和阻挡层120共同限定MRAM单元102的MTJ124。在工作中，通常通过测量MTJ 124的电阻来读取自由层118的可变磁极性。由于磁性隧道效应，所以MTJ 124的电阻随着可变磁极性而变化。此外，在工作中，通常使用STT效应来改变或切换可变磁极性。根据STT效应，电流流经MTJ 124，以感应自固定层114至自由层118的电子流。随着电子穿过固定层114，电子的自旋被极化。当自旋极化的电子到达自由层118时，自旋极化的电子将力矩施加于可变磁极性并且切换可变磁极性的状态。用于读取或改变可变磁极性的可选方法也是经得起检验的(amenabIe) 0
[0042]将MRAM单元102的顶部电极层126布置在自由层118上方，并且该顶部电极层通过第二通孔128电耦接至BEOL金属化堆叠件的第二金属化层(未示出)。第二通孔128从顶部电极层126延伸，穿过ILD层104，到达第二金属化层。例如，顶部电极层126可以是导电材料，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此外，例如，顶部电极层126的厚度可以约为1nm至lOOnm。例如，第二通孔128可以是诸如铜或钨的金属。
[0043]第一侧壁间隔件层130从第二凸缘122延伸并且沿着自由层118和顶部电极层126的侧壁进行布置。此外，第二侧壁间隔件层132从第一凸缘116延伸并且沿着固定层114、阻挡层120和第一侧壁间隔件层130的侧壁进行布置。如下文中更加详细地描述，第一和第二侧壁间隔件层130、132有利地保护自由层和阻挡层118、120以防止在制造MRAM单元102期间被损坏。例如，第一和第二侧壁间隔件层130、132可以是氮化硅、碳化硅或上述材料中的一种或多种的组合。此外，例如，第一和第二侧壁间隔件层130、132的宽度可以约为2nm至5nm。
[0044]参考图2，提供了集成电路的一些实施例的截面图200。集成电路包括半导体衬底202，在该半导体衬底上方和/或内布置有器件层204 ο例如，半导体衬底202可以是块状衬底(如，块状硅衬底)或绝缘体上硅(SOI)衬底。器件层204包括一个或多个浅沟槽隔离(STI)区域206和在STI区域206之间间隔开的两个字线晶体管208 JTI区域206可以是或者还包括半导体衬底202内的填充氧化物的沟槽。
[0045]字线晶体管208彼此平行延伸，并且包括字线栅极210、字线介电层212、字线侧壁间隔件层214和源极/漏极区域216。字线栅极210布置在对应的字线介电层212上方，并且通过对应的字线侧壁间隔件层214加衬里于该字线栅极。源极/漏极区域216在字线栅极210与STI区域206之间嵌入半导体衬底202的表面内。例如，字线栅极210可以是掺杂多晶硅或金属，诸如氮化钛或氮化钽。例如，字线介电层212可以是氧化物，诸如二氧化硅。例如，字线侧壁间隔件层214可以是氮化硅。例如，源极/漏极区域216对应于半导体衬底202的掺杂区域。
[0046]BEOL金属化堆叠件218布置在器件层204上方。BEOL金属化堆叠件218包括:多个ILD层104、220;—对1?六1单元102;以及多个金属化层222、224。图1描述了]\?41单元102，并且该MRAM单元布置在ILD层104、220内。金属化层222、224包括金属线226、228，并且也被布置在ILD层104、220内。金属线226、228包括源极线226，该源极线被布置为平行于字线晶体管208并且介于该字线晶体管之间。此外，金属线226、228包括:位线228，对应于彼此平行延伸的MRAM单元102并且横向垂直于字线晶体管208。例如，ILD层104、220可以是诸如未掺杂的硅酸盐玻璃的低k电介质或者诸如二氧化硅的氧化物。在一些实施例中，直接位于器件层204上方的ILD层220是氧化物，而其他的ILD层104是低k电介质。例如，金属化层222、224可以是诸如铜或铝的金属。
[0047]接触件230从直接位于器件层204上方的金属化层222延伸，到达器件层204，并且通孔110、128、232在金属化层222、224与]\?41单元102之间延伸。接触件230和通孔110、128、232延伸穿过蚀刻停止层106、234，其中，该蚀刻停止层106、234布置在ILD层104、220与金属化层222、224之间。在一些实施例中，接触件230和通孔110、128、232具有不同的形状。例如，接触件230可以具有逐渐减小的宽度，而通孔110、128、232可以具有均匀的宽度。例如，蚀刻停止层106、234可以是氮化硅。例如，接触件230和通孔110、128、232可以是诸如铜、金或钨的金属。
[0048]参考图3，流程图300示出了用于制造包括具有双侧壁间隔件结构的MRAM单元的半导体结构的方法的一些实施例的流程图。
[0049]在步骤302中，形成MRAM堆叠件。MRAM堆叠件包括顺序堆叠的底部电极层、反铁磁层、固定层、阻挡层、自由层和顶部电极层。
[0050]在步骤304中，硬掩模层形成在MRAM堆叠件上方并且掩蔽MRAM堆叠件的器件区域。
[0051]在步骤306中，执行第一蚀刻，以穿过顶部电极层和自由层的未被硬掩模层掩蔽的区域到达阻挡层。
[0052]在步骤308中，形成第一侧壁间隔件层，该第一侧壁间隔件层从阻挡层上方沿着剩余的顶部电极、剩余的自由层和剩余的硬掩模层的侧壁延伸，到达低于硬掩模层的顶面或大约与硬掩模层的顶面齐平的位置处。
[0053]在步骤310中，执行第二蚀刻，以穿过阻挡层和固定层的未被硬掩模层和第一侧壁间隔件层掩蔽的区域，到达反铁磁层。
[0054]在步骤312中，形成第二侧壁间隔件层，该第二侧壁间隔件层从反铁磁层上方沿着剩余的固定层、剩余的阻挡层和剩余的第一侧壁间隔件层延伸，到达低于硬掩模层或大约与硬掩模层齐平的位置处。
[0055]在步骤314中，执行第三蚀刻，以穿过反铁磁层和底部电极层的未被硬掩模层、第一侧壁间隔件层和第二侧壁间隔件层掩蔽的区域。
[0056]在步骤316中，在剩余的底部电极层、剩余的反铁磁层和剩余的顶部电极层以及第一侧壁间隔件层和第二侧壁间隔件层上方并且围绕上述各层形成ILD层。
[0057]在步骤318中，将通孔形成为延伸穿过ILD层到达剩余的顶部电极层。
[0058]有利地，通过形成第一和第二侧壁间隔件层，最小化将自由层和固定层暴露于蚀亥IJ剂的时间长度。例如，仅在足以蚀刻穿过自由层的时间段内将自由层暴露于蚀刻剂。类似地，仅在足以蚀刻穿过固定层的时间段内将固定层暴露于蚀刻剂。通过减少自由层和固定层的暴露时间，将对于自由层和固定层的蚀刻损害最小化。此外，将沿着自由层和固定层的侧壁再沉积的副产物最小化。总之，再沉积的副产物减少和蚀刻损害的减少提高了 MRAM单元的性能和可靠性。
[0059]虽然本文将所公开的方法(如，通过流程图300所描述的方法)示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，可以不要求所有示出的步骤都用于实施本文中描述的一个或多个方面或实施例，而是可以在一个或多个单独的步骤和/或阶段中实施本文中示出的一个或多个步骤。
[0060]参考图4至图15，提供了处于各个制造阶段的具有MRAM单元的半导体结构的一些实施例的截面图，以说明图3的方法。虽然关于该方法描述了图4至图15，但是应当理解，图4至图15中公开的结构不限制于该方法，相反，该结构可以作为独立于该方法的结构而单独存在。类似地，虽然关于图4至图15描述了该方法，但是应当理解，该方法不限制于图4至图15所公开的结构，相反，该方法可以独立于图4至图15所公开的结构而单独存在。
[0061 ]图4示出了对应于步骤302的一些实施例的截面图400。
[0062]如图4所示，提供蚀刻停止层106和第一通孔110。第一通孔110延伸穿过蚀刻停止层106并且具有与蚀刻停止层106的顶面近似共面的顶面。例如，蚀刻停止层106可以是氮化硅。例如，第一通孔110可以是诸如铜、铝、金或钨的金属。
[0063]还如图4所示，MRAM堆叠件402形成在蚀刻停止层106和第一通孔110上方。MRAM堆叠件402包括顺序堆叠的底部电极层108’、反铁磁层112’、固定层114’、阻挡层120’、自由层118’和顶部电极层126’JRAM堆叠件402的各个层108’、112’、114’、118’、120’、126’通常具有均匀厚度并且可以使用任何合适的沉积技术来形成，诸如化学汽相沉积(CVD)或物理汽相沉积(PVD) ο
[0064]在一些实施例中，用于形成MRAM堆叠件402的工艺包括在蚀刻停止层106和第一通孔110上方形成底部电极层108’，并且该底部电极层与第一通孔110电通信。例如，底部电极层108 ’可以由导电材料形成，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此外，例如，底部电极层108’可以形成为具有大约1nm至10nm的厚度。
[0065]在形成底部电极层108’之后，工艺继续，以继续在底部电极层108’上方顺序形成反铁磁层112’、固定层114’、阻挡层120’和自由层118’。例如，反铁磁层112’可以由铂、钴、锰或上述材料中的一种或多种的组合形成。此外，例如，反铁磁层112’可以形成为具有大约9nm至20nm的厚度。例如，固定层114’可以由铁磁材料形成，诸如钴、铁、硼、钌或上述材料中的一种或多种的组合。此外，例如，固定层114’可以形成为具有大约5nm至1nm的厚度。例如，自由层118’可以由铁磁材料形成，诸如钴、铁、硼或上述材料中的一种或多种的组合。此夕卜，自由层118’通常形成为比固定层114’薄，并且例如，该自由层可以形成为具有大约Inm至3nm的厚度。例如，阻挡层120’可以由氧化镁或氧化铝形成。此外，例如，阻挡层120’可以形成为具有大约0.5nm至2nm的厚度。
[0066]随着自由层118’的形成，工艺以形成顶部电极层126’结束。例如，顶部电极层126’可以由导电材料形成，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此夕卜，例如，顶部电极层126’可以形成为具有大约1nm至10nm的厚度。
[0067]图5和图6示出了对应于步骤304的一些实施例的截面图500、600。
[0068]如图5所示，使用诸如CVD或PVD的任何合适的沉积技术将硬掩模层502形成在MRAM堆叠件402上方。例如，硬掩模层502可以由氧化物或氮化硅形成。此外，例如，硬掩模层502可以形成为具有大约20nm至30nm的厚度。
[0069]如图6所示，穿过硬掩模层502的围绕MRAM堆叠件402的器件区域602的区域对MRAM堆叠件402执行第一蚀刻。在一些实施例中，用于执行第一蚀刻的工艺包括在硬掩模层502上方形成光刻胶层。然后图案化光刻胶层，以掩蔽MRAM堆叠件402的器件区域602，而将MRAM堆叠件402的周围区域保留为未被掩蔽。利用掩蔽器件区域602的图案化的光刻胶层604，在足以蚀刻穿过硬掩模层502的时间段内将蚀刻剂606(如，湿蚀刻剂或等离子体蚀刻剂)应用于硬掩模层502。随后，去除图案化的光刻胶层604。相对于图案化的光刻胶层604和顶部电极层126’，蚀刻剂606通常优选硬掩模层502。
[0070]图7示出了对应于步骤306的一些实施例的截面图700。
[0071]如图所示，执行第二蚀刻，以穿过顶部电极层126’和自由层118’的未被剩余的硬掩模层502’掩蔽的区域到达阻挡层120’。在一些实施例中，用于执行第二蚀刻的工艺包括:在足以蚀刻穿过阻挡层120’的时间段内将蚀刻剂702(如，湿蚀刻剂或等离子体蚀刻剂)应用于MRAM堆叠件402。相对于剩余的硬掩模层502’和阻挡层120’，蚀刻剂702通常优选顶部电极126’和自由层118’。在一些实施例中，如图所示，蚀刻剂702可以腐蚀剩余的硬掩模层502'ο
[0072]有利地，仅在足以蚀刻穿过自由层118’的厚度的时间段内将自由层118’暴露于蚀刻剂702。这降低了对于自由层118’的损害和/或在自由层118’的侧壁上再沉积副产物的可能性。如上所述，这种损害和/或再沉积可以导致正形成的MRAM单元的增大的泄漏电流和/或降低的数据保持能力。
[0073 ] 图8和图9示出了对应于步骤308的一些实施例的截面图800、900。
[0074]如图8所示，第一侧壁间隔件层130’形成在剩余的MRAM堆叠件402’和阻挡层120’上方。此外，第一侧壁间隔件层130’形成为加衬里于剩余的硬掩模502”、剩余的顶部电极126和剩余的自由层118。可以通过任何合适的沉积技术来形成第一侧壁间隔件层130’，并且通常共形地形成该第一侧壁间隔件层。此外，例如，第一侧壁间隔件层130’可以由氮化硅、碳化硅或上述材料中的一种或多种的组合形成。甚至更多地，例如，第一侧壁间隔件层130’可以形成为具有大约2nm至5nm的厚度。
[0075]如图9所示，对第一侧壁间隔件层130’执行第三蚀刻，以将第一侧壁间隔件层130’回蚀刻至剩余的硬掩模层502”的顶面下方或与该剩余的硬掩模层的顶面大约齐平的位置处，并且去除第一侧壁间隔件层130’的横向伸展部分。在一些实施例中，用于执行第三蚀刻的工艺包括:在足以蚀刻穿过第一侧壁间隔件层130’的厚度的时间段内，将第一侧壁间隔件层130’暴露于蚀刻剂902。相对于剩余的硬掩模层502”和阻挡层120’，蚀刻剂902通常优选第一侧壁间隔件层130’。在一些实施例中，如图所示，蚀刻剂902可以腐蚀剩余的硬掩模层502” ο
[0076]图10示出了对应于步骤310的一些实施例的截面图1000。
[0077]如图所示，执行第四蚀刻，以穿过阻挡层120’和固定层114的未被剩余的硬掩模层502”’和剩余的第一侧壁间隔件层130”掩蔽的区域到达反铁磁层112’。用于第四蚀刻的工艺可以包括:在足以蚀刻穿过阻挡层120’和固定层114’的组合的厚度的时间段内，将阻挡层120 ’和固定层114 ’暴露于蚀刻剂1002 ο相对于剩余的硬掩模层502” ’和反铁磁层112 ’，蚀刻剂1002通常优选阻挡层120’和固定层114’。在一些实施例中，如图所示，蚀刻剂1002可以腐蚀剩余的硬掩模层502” ’和/或剩余的第一侧壁间隔件层130”。
[0078]有利地，仅在足以蚀刻穿过固定层114’的厚度的时间段内将固定层114’暴露于蚀刻剂1 O 2。此外，剩余的第一侧壁间隔件层13 O”有利地保护剩余的自由层118免于蚀刻剂1002的影响。以上所述降低了蚀刻剂1002损害固定层114’和剩余的自由层118的可能性。此夕卜，以上所述降低了固定层114’和剩余的自由层118的侧壁上的副产物的再沉积的可能性。如以上所述，这种损害和/或再沉积可以导致正形成的MRAM单元的增大的泄漏电流和/或降低的数据保持能力。
[0079]图11和图12示出了对应于步骤312的一些实施例的截面图1100、1200。
[0080]如图11所示，第二侧壁间隔件层132 ’形成在剩余的MRAM堆叠件402”和反铁磁层112’上方。此外，第二侧壁间隔件层132’形成为加衬里于剩余的固定层114、剩余的阻挡层120、剩余的第一侧壁间隔件层130”’和剩余的硬掩模层502””。可以通过任何合适的沉积技术来形成第二侧壁间隔件层132’，并且通常共形地形成该第二侧壁间隔件层。此外，例如，第二侧壁间隔件层132’可以由氮化硅、碳化硅或上述材料中的一种或多种的组合形成。甚至更多地，例如，第二侧壁间隔件层132’可以形成为具有大约2nm至5nm的厚度。
[0081]如图12所示，对第二侧壁间隔件层132’执行第五蚀刻，以将第二侧壁间隔件层132’回蚀刻至剩余的硬掩模层502””的顶面下方或与该剩余的硬掩模层的顶面大约齐平的位置处，并且去除第二侧壁间隔件层132’的横向伸展部分。在一些实施例中，用于执行第五蚀刻的工艺包括:在足以蚀刻穿过第二侧壁间隔件层132’的厚度的时间段内，将第二侧壁间隔件层132’暴露于蚀刻剂1202。相对于剩余的硬掩模层502””和反铁磁层112’，蚀刻剂1202通常优选第二侧壁间隔件层132’。在一些实施例中，如图所示，蚀刻剂1202可以腐蚀剩余的硬掩模层502””和/或剩余的第一侧壁间隔件层130” ’。
[0082]图13示出了对应于步骤314的一些实施例的截面图1300。
[0083]如图13所示，执行第六蚀刻，以穿过反铁磁层112’和底部电极层108’的未被剩余的硬掩模502””’、剩余的第一侧壁间隔件130””和剩余的第二侧壁间隔件层132”掩蔽的区域，到达蚀刻停止层106。用于第六蚀刻的工艺可以包括:在足以蚀刻穿过反铁磁层112’和底部电极层108’的组合的厚度的时间段内，将反铁磁层112’和底部电极层108’暴露于蚀刻剂1302。相对于剩余的硬掩模层502””’和蚀刻停止层106，蚀刻剂1302通常优选反铁磁层112’和底部电极层108’。在一些实施例中，如图所示，蚀刻剂1302可以腐蚀剩余的硬掩模层502””’、剩余的第一侧壁间隔件层130””和剩余的第二侧壁间隔件层132”中的一个或多个。
[0084]有利地，剩余的第一侧壁间隔件层130””和剩余的第二侧壁间隔件层132”保护剩余的自由层118免于蚀刻剂1302的影响。此外，第二侧壁间隔件层132”有利地保护剩余的固定层114免于蚀刻剂1302的影响。以上所述降低了蚀刻剂1302损害剩余的固定层114和剩余的自由层118的可能性。此外，以上所述降低了剩余的固定层114和剩余的自由层118的侧壁上的副产物的再沉积的可能性。如以上所述，这种损害和/或再沉积可以导致正形成的MRAM单元的增大的泄漏电流和/或降低的数据保持能力。
[0085]图14示出了对应于步骤316的一些实施例的截面图1400。
[0086]如图14所示，ILD层104’形成在蚀刻停止层106上方，并且位于剩余的底部电极层108、剩余的反铁磁层112、剩余的第一侧壁间隔件层130、剩余的第二侧壁间隔件层132和剩余的顶部电极层126上方以及围绕以上各层。在剩余任何硬掩模层的情况下，ILD层104’还形成在剩余的硬掩模层上方并且围绕该剩余的硬掩模层。用于形成ILD层104’的工艺可以包括:在剩余的顶部电极层126上方形成初始ILD层，并且执行化学机械抛光(CMP)，以平坦化初始ILD层的顶面。
[0087]图15示出了对应于步骤318的一些实施例的截面图1500。如图15所示，将通孔128形成为延伸穿过ILD层104’到达剩余的顶部电极层126。用于形成通孔128的工艺可以包括:执行选择性的蚀刻，以在ILD层104中形成暴露剩余的顶部电极层126的通孔开口。然后继续该工艺，其中，形成填充通孔开口的导电层，并且在一些实施例中，对导电层执行CMP。例如，通孔128可以由诸如钨或铜的金属形成。
[0088]因此，如从以上可以理解的，本发明提供了一种磁阻式随机存取存储器(MRAM)单元，包括:反铁磁层；固定层，布置在所述反铁磁层上方并且具有固定的磁极性；自由层，布置在所述固定层上方并且具有可变的磁极性;第一侧壁间隔件层，从所述固定层上方沿着所述自由层的侧壁延伸；以及第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层和所述第一侧壁间隔件层的侧壁延伸。
[0089]在其他的实施例中，本发明提供了一种用于制造磁阻式随机存取存储器(MRAM)单元的方法，所述方法包括:形成MRAM堆叠件，所述MRAM堆叠件包括顺序堆叠的反铁磁层、固定层、阻挡层和自由层;在所述MRAM堆叠件上方形成硬掩模层，并且所述硬掩模层掩蔽所述MRAM堆叠件的器件区域;执行第一蚀刻，以穿过所述自由层的未被所述硬掩模层掩蔽的区域到达所述阻挡层;形成第一侧壁间隔件层，所述第一侧壁间隔件层从所述阻挡层上方沿着剩余的自由层和所述硬掩模层的侧壁延伸到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处;执行第二蚀刻，以穿过所述阻挡层和所述固定层的未被所述硬掩模层和所述第一侧壁间隔件层掩蔽的区域到达所述反铁磁层；以及形成第二侧壁间隔件层，所述第二侧壁间隔件层从所述反铁磁层上方沿着剩余的阻挡层和剩余的固定层的侧壁延伸，到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处。在又一实施例中，本发明提供了一种集成电路，包括:一种磁阻式随机存取存储器(MRAM)单元，包括:顺序堆叠的底部电极层、反铁磁层、固定层、阻挡层、自由层和顶部电极层，其中，所述固定层和所述自由层分别具有恒定的和可变的磁极性;第一侧壁间隔件层，从所述固定层上方沿着所述自由层和所述顶部电极层的侧壁延伸；和第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层、所述阻挡层和所述第一侧壁间隔件层的侧壁延伸；以及后道工序(BEOL)金属化堆叠件，包括:第一金属化层和第二金属化层，堆叠在所述MRAM单元的相对侧面上;第一通孔，从所述底部电极层延伸至所述第一金属化层;和第二通孔，从所述顶部电极层延伸至所述第二金属化层。
[0090]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种磁阻式随机存取存储器(MRAM)单元，包括: 反铁磁层； 固定层，布置在所述反铁磁层上方并且具有固定的磁极性； 自由层，布置在所述固定层上方并且具有可变的磁极性； 第一侧壁间隔件层，从所述固定层上方沿着所述自由层的侧壁延伸；以及 第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层和所述第一侧壁间隔件层的侦_延伸。2.根据权利要求1所述的MRAM单元，还包括: 顶部电极，布置在所述自由层上方，其中，所述第一侧壁间隔件层还沿着所述顶部电极的侧壁延伸。3.根据权利要求2所述的MRAM单元，其中，所述第一侧壁间隔件层和所述第二侧壁间隔件层沿着侧壁延伸并且到达所述顶部电极的顶面下方或与所述顶部电极的顶面大约齐平的位置处。4.根据权利要求1所述的MRAM单元，还包括: 阻挡层，布置在所述自由层与所述固定层之间，其中，所述第二侧壁间隔件层还沿着所述阻挡层的侧壁延伸。5.根据权利要求4所述的MRAM单元，其中，所述自由层和所述阻挡层共同限定围绕所述自由层的凸缘，并且所述第一侧壁间隔件层从所述凸缘延伸。6.根据权利要求1所述的MRAM单元，其中，所述固定层和所述反铁磁层共同限定围绕所述固定层的凸缘，并且所述第二侧壁间隔件层从所述凸缘延伸。7.根据权利要求1所述的MRAM单元，其中，所述固定层和所述自由层由铁磁材料形成。8.根据权利要求1所述的RRAM单元，其中，所述第一侧壁间隔件层或所述第二侧壁间隔件层具有约为2nm至5nm的厚度。9.一种用于制造磁阻式随机存取存储器(MRAM)单元的方法，所述方法包括: 形成MRAM堆叠件，所述MRAM堆叠件包括顺序堆叠的反铁磁层、固定层、阻挡层和自由层； 在所述MRAM堆叠件上方形成硬掩模层，并且所述硬掩模层掩蔽所述MRAM堆叠件的器件区域； 执行第一蚀刻，以穿过所述自由层的未被所述硬掩模层掩蔽的区域到达所述阻挡层； 形成第一侧壁间隔件层，所述第一侧壁间隔件层从所述阻挡层上方沿着剩余的自由层和所述硬掩模层的侧壁延伸到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处； 执行第二蚀刻，以穿过所述阻挡层和所述固定层的未被所述硬掩模层和所述第一侧壁间隔件层掩蔽的区域到达所述反铁磁层；以及 形成第二侧壁间隔件层，所述第二侧壁间隔件层从所述反铁磁层上方沿着剩余的阻挡层和剩余的固定层的侧壁延伸，到达低于所述硬掩模层的顶面或大约与所述硬掩模层的顶面齐平的位置处。10.—种集成电路，包括: 一种磁阻式随机存取存储器(MRAM)单元，包括: 顺序堆叠的底部电极层、反铁磁层、固定层、阻挡层、自由层和顶部电极层，其中，所述固定层和所述自由层分别具有恒定的和可变的磁极性； 第一侧壁间隔件层，从所述固定层上方沿着所述自由层和所述顶部电极层的侧壁延伸;和 第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层、所述阻挡层和所述第一侧壁间隔件层的侧壁延伸；以及 后道工序(BEOL)金属化堆叠件，包括: 第一金属化层和第二金属化层，堆叠在所述MRAM单元的相对侧面上； 第一通孔，从所述底部电极层延伸至所述第一金属化层;和 第二通孔，从所述顶部电极层延伸至所述第二金属化层。
【文档编号】H01L43/08GK105845821SQ201510811772
【公开日】2016年8月10日
【申请日】2015年11月20日
【发明人】徐晨祐, 刘世昌
【申请人】台湾积体电路制造股份有限公司