一种半导体结构的制作方法
【技术领域】
[0001] 本实用新型属于半导体制造工艺技术领域，设及一种半导体结构。
【背景技术】
[0002] 集成电路制造使用的衬底，在经过从单晶椿切割成具有特定厚度的娃片衬底后， 娃片的表面存在机械应力和热应力，非常容易形成损伤和滑移位错等异常，通常需要通过 严格的后处理过程后才能有所改善。在娃片边缘，娃片的应力和损伤表现的尤其突出，需要 使用具有特定刃部轮廓的砂轮打磨经过切割的娃片边缘，使娃片边缘形成特定的角度和形 貌，进而使娃片边缘的机械应力得到释放，减少破损和缺陷，并使娃片边缘单位面积的受力 减少，此过程称为倒角。倒角过程也是一个机械磨损的过程，倒角过程中的质量和倒角后配 套工艺的质量决定了娃片边缘的应力、缺陷和清洁程度，对集成电路的生产制造有重要作 用。
[0003] 功率器件VDMOS、IGBT等高压产品中，厚外延工艺是实现器件耐压的关键工艺。在 实际外延生产过程中，由于娃片边缘晶向不同，在外延生长过程中具有比娃单晶表面更快 的生长速率，因而娃片边缘的外延厚度比娃片中屯、位置单晶表面的外延厚度大，形成外延 冠现象。同时由于娃片边缘质量不佳存在的应力、颗粒和不平整问题，在外延生长过程中经 常在娃片边缘形成滑移位错等异常。娃片边缘出现的"外延冠"或滑移位错等异常现象随 着外延的厚度的增加变得越严重。
[0004] 具体如图1和图2所示，在半导体衬底10上生长外延层20后，半导体衬底10边 缘（如图1中虚线圈所示区域）出现外延冠（娃凸起）A化及滑移位错B。其中，半导体衬 底10中屯、位置的外延层20的厚度为Tepi，半导体衬底10中屯、位置的外延层20的厚度为 Tepi，半导体衬底10中屯、位置的外延层20表面与边缘位置的外延层表面（外延冠顶部） 具有一高度差hi,半导体衬底10中屯、位置的外延层20表面与滑移位错B顶部具有一高度 差h2,整个半导体衬底10边缘的外延层总厚度为T。由于外延冠和滑移位错在外延层表面 凸起较高，在匀胶及曝光工艺中容易出现光刻胶堆积、匀胶不良、曝光发虚等导致的光刻异 常，特别是在需要与半导体衬底10边沿有机械接触的设备中容易出现缺口、裂缝、崩边甚 至碎片的异常，同时由于滑移位错的存在，半导体衬底10转移过程中边沿非常容易发生碰 撞导致缺口和碎片。 【实用新型内容】
[0005] 本实用新型的目的在于，由于倒角质量等存在的晶体缺陷不会在外延中被放大形 成缺口、裂缝、崩边甚至碎片，也不会存在外延冠等异常，解决匀胶及曝光工艺中出现光刻 胶堆积、匀胶不良、曝光发虚等光刻异常的问题。
[0006] 为了解决上述问题，本实用新型提供一种半导体结构，包括：
[0007] 具有单晶娃表面的半导体衬底；
[000引形成于所述半导体衬底边缘区域的阻止层；W及
[0009] 通过外延生长工艺同时形成于所述半导体衬底的中屯、区域的第一外延层w及形 成于所述阻止层上方的第二外延层。
[0010] 可选的，在所述的半导体结构中，所述半导体衬底是单晶娃衬底、SOI衬底、错娃衬 底、III-V族元素化合物衬底，所述半导体衬底中渗杂有N型杂质离子或P型杂质离子。
[0011] 可选的，在所述的半导体结构中，所述阻止层的材料是二氧化娃、氮化娃或多晶 娃。
[0012] 可选的，在所述的半导体结构中，所述阻止层呈圆环状。所述阻止层的宽度在 0. 5~5mm之间。所述阻止层的厚度在1000A~50000A之间。
[0013] 本实用新型通过在半导体衬底的边缘区域形成阻止层，使得在外延生长过程中半 导体衬底边缘区域无法长单晶，由于倒角质量等存在的缺陷不会被放大，也不会存在外延 冠等异常，解决了匀胶及曝光工艺中出现光刻胶堆积、匀胶不良、曝光发虚等光刻异常的问 题。
【附图说明】
[0014] 参照附图，根据下面的详细描述，可W更加清楚地理解本实用新型。为了清楚起 见，图中各个层的相对厚度W及特定区的相对尺寸并没有按比例绘制。在附图中：
[0015] 图1是传统的外延工艺后半导体衬底边缘区域出现外延冠和滑移位错的示意图；
[0016] 图2是图1中半导体衬底的边缘区域的放大示意图；
[0017] 图3是本实用新型一实施例中半导体结构的形成方法的流程示意图；
[0018] 图4是本实用新型一实施例中半导体衬底的剖面结构示意图；
[0019] 图5是本实用新型一实施例中在半导体衬底表面上形成阻止层后的剖面结构示 意图；
[0020] 图6是本实用新型一实施例中在半导体衬底边缘区域形成阻止层后的剖面结构 示意图；
[0021] 图7是本实用新型一实施例中在半导体衬底边缘区域形成阻止层后的俯视示意 图；
[0022] 图8是本实用新型一实施例中进行外延生长工艺后形成的半导体结构的剖面结 构示意图；
[0023] 图9是本实用新型一实施例中进行外延生长工艺后形成的半导体结构的俯视示 意图。
【具体实施方式】
[0024] 为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本 实用新型的【具体实施方式】做详细的说明。
[0025] 如图8和图9所示，本实用新型提供一种半导体结构，包括；
[0026] 具有单晶娃表面的半导体衬底30 ;
[0027] 形成于所述半导体衬底30边缘区域的阻止层31 ;
[002引通过外延生长工艺同时形成于所述半导体衬底30的中屯、区域的第一外延层33a W及形成于所述阻止层31上方的第二外延层33b。
[0029] 参见图3,本实用新型提供的半导体结构的形成方法，包括如下步骤：
[0030] S11、提供一具有单晶娃表面的半导体衬底；
[0031] S12、在所述半导体衬底的边缘区域形成阻止层；
[0032] S13、进行外延工艺生长，在所述半导体衬底的中间区域形成第一外延层，在所述 阻止层上形成第二外延层。
[0033] 下面结合剖面示意图对本实用新型的半导体结构的形成方法进行更详细的说明。 在下面的描述中阐述了很多具体细节W便于充分理解本实用新型。但是本实用新型能够W 很多不同于在此描述的其它方式来实施，本领域技术人员可W在不违背本实用新型内涵的 情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。
[0034] 结合图3和图4所示，执行步骤S11，提供一具有单晶娃表面的半导体衬底30。
[0035] 具体的，所述半导体衬底30可W是单晶娃衬底、SOI衬底、错娃衬底、III-V族元 素化合物衬底，其中可W渗杂有N型杂质离子或P型杂质离子。本实施例中采用的是形成 功率器件常用的N型<100〉晶向的半导体衬底。当然，本实用新型并不限定半导体衬底30 的类型，只要是具有单晶娃表面W便于在该单晶娃表面上进行外延工艺生长即可，实际生 长中可W根据器件种类选择相应的半导体衬底。