专利名称：∑-δ小数频率合成器中∑-δ调制器时钟控制电路的制作方法
技术领域：
本发明涉及一种调制器时钟控制技术。特别是涉及一种无论小数型频率合成 器中的分频器采用何种结构、DSM采用何种结构，都可以应用以确保分频器读入正确的分 频数，并消除数字电路开关翻转对PFD的影响，进而提高系统性能的2-A小数频率合 成器中S-A调制器时钟控制电路。
背景技术：
如图1所示，基于锁相环结构的频率合成器包括鉴频鉴相器(PFD)、电荷泵、滤波器、压控振荡器(VC0)和分频器等基本单元。鉴频鉴相器输入一个基准参考频率，同 时压控振荡器的输出频率通过分频器分频后也输入到鉴频鉴相器，鉴频鉴相器通过比较 这两个输入频率相位的差异，进而控制压控振荡器改变输出频率，从而使输出频率达到 目标频率值——基准参考频率乘以分频倍数。在上述锁相环结构的基础上，2-A小数频 率合成器实现了小数分频，即分频倍数可以是小数值，而不只限于整数。这种小数分频 是通过不断改变分频器的整数分频值使其平均值达到期望小数的方法实现的，分频模数 的变化通过S-A调制器(DSM)控制完成。电路中，DSM需要一个时钟信号触发，在每 个触发沿DSM的量化输出改变，分频数随之改变。通常，DSM的时钟信号是参考时钟Tref 或是压控振荡器输出经分频后的信号，也就是鉴频鉴相器(PFD)的一路输入比较信号 Tdiv。但上述两种方案在实际应用中都存在一定问题，导致频率合成器的性能变差，甚 至无法锁定。由于小数频率合成器的分频数是不断变化的，因此分频器中的计数单元要在每一个 完整的分频周期结束后读入下一个分频数，通常采用计数单元的溢出信号控制下一个分 频数的读入。如果DSM的时钟信号由参考时钟Tref提供就会产生如下问题若某一个分 频后的周期信号超前于参考时钟信号，也就是说在一个完整分频周期后DSM还没有输出 新的分频数，分频计数器读入的仍是上一周期的分频数，从而导致平均小数分频值错误。 通常分频数越小，这种影响越明显。如果分频数很小，这种偏差将导致输出频率大幅摆 动，环路无法锁定。选择分频后的信号Tdiv作为DSM的时钟信号可以避免上面的问题。但DSM属于数字 电路，时钟沿触发后，其内部将有大量MOS管发生开关翻转，而此时也正是PFD进行相 位比较的时刻，在系统达到锁定状态后，PFD所比较的信号先后相差极短，如果这种数字 开关翻转通过电源或者衬底耦合到PFD上，将使PFD比较出现误差，引起额外的相位偏 差，系统的整体噪声性能也将因此而降低。当然对于前一种DSM时钟由参考频率提供的 情况，除前述读入分频数错误的问题存在外，由于环路达到锁定时鉴频鉴相器两路输入相位差不大，也会存在DSM数字开关翻转影响PFD相位比较的问题。发明内容本发明所要解决的技术问题是，提供一种无论小数型频率合成器中的分频器采用何种结构、DSM采用何种结构，都可以应用以确保分频器读入正确的分频数，并消除数字电 路开关翻转对PFD的影响，进而提高系统性能的2-A小数频率合成器中A调制器 时钟控制电路。本发明所采用的技术方案是 一种2-A小数频率合成器中2-A调制器时钟控制 电路，包括有2-A调制器，接收与外部连接的压控振荡器发过来的VCO信号以及接收 2-A调制器所发出的信号的延迟单元。所述的延迟单元包括有分频器和延迟电路，其中，分频器的输入端接收外部压控振 荡器发过来的VCO信号，分频器的输入端还与2-A调制器连接收其所发出的信号；分 频器的输出端分别连接外部PFD以及连接延迟电路，延迟电路向S-A调制器输出2-A 调制器时钟信号。所述的延迟电路是由多个非门F组成的倒相器链构成。所述的2-A调制器为MASH 1-1-1结构的S-A调制器。所述的分频器包括有n/n+l预分频器和与n/n+l预分频器相连并接收其信号的P-S 编程计数器，所述的延迟电路采用TSPC—D触发器，其中，n/n+l预分频器的输入端接收 压控振荡器发过来的VC0信号，n/n+l预分频器向TSPC—D触发器发出时钟信号，TSPC 一D触发器向A调制器输出2-△调制器时钟信号，S-△调制器的输出与P-S编程 计数器相连；所述的P-S编程计数器的输出端分别至外部PFD以及TSPC — D触发器。所述的2-A调制器为Single-loop四位三阶调制器。本发明的2-A小数频率合成器中2-A调制器时钟控制电路，采用延迟技术和相 应电路结构，解决了现有2-A小数型频率合成器中存在的问题，确保分频器读入正确 的分频数，并可有效避免数字电路开关翻转对PFD相位比较的影响，保证了相位比较的 准确性。本发明具有广泛的适用性，无论小数型频率合成器中的分频器采用何种结构、 DSM采用何种结构，都可以应用，以确保分频器读入正确的分频数，并消除数字电路开关 翻转对PFD的影响，进而提高系统性能。
图1是现有技术的基于锁相环结构的2-A小数型频率合成器结构原理图；图2是本发明的电路原理图；图3是图2的一种实施例的电路原理图；图4是图2另一实施例的电路原理图。1:延迟单元 2:分频器5: 7/8预分频器7: TSPC — D触发器4: . Z —A调制器 6: P-S编程计数器具体实施方式
下面结合实施例的附图对本发明的S-A小数频率合成器中2-A调制器时钟控制电路做出详细说明。本发明的S-A小数频率合成器中2-A调制器时钟控制电路，包括有S-A调制 器4 (DSM)，接收与外部连接的压控振荡器发过来的VCO信号以及接收2> A调制器4 (DSM)所发出的信号的延迟单元l。本发明加入延迟单元的技术，即确保了分频器读入 正确的分频数，同时使数字电路开关翻转与PFD相位比较时间错开，从而可有效避免数 字电路开关翻转对PFD相位比较的影响，保证了相位比较的准确性。延迟单元可利用不 同的电路实现，例如倒相器链、触发器等，延迟时间的选择则要结合系统的工作特点确 定，延迟时间要足以保证PFD完成相位比较。对于小数型频率合成器，由于分频数在不 断变化，输出频率不断改变，系统永远不可能达到严格意义上的锁定状态，也就是说PFD 的两路输入比较信号的相位差始终在改变，这也为延迟时间的选取带来不确定性。但是 从宏观上看，PFD输入信号的相位差在经过足够长时间积累后为零。基于这一点，忽略相 位差的积累和锁相环系统对相位差的调整作用，近似地认为PFD的输入相位差只与当前 周期的分频数有关。由于常见2-A小数频率合成器的分频数变化范围较小(例如MASH 1-1-1结构输出范围为-3 4， Single-loop四位三阶结构为-1 2)，因此系统达到锁定 状态后，PFD两路输入信号在时间上相差不会超出几个VCO周期，延迟时间略大于这个时 间即可保证分频器读入正确的分频数，同时使相位比较与数字电路开关翻转错开，从而 避免数字电路开关翻转对PFD的影响。例如，期望的小数分频值为70.5，在某一比较周 期内，频器的分频比为70，则引起的相位差为0.5个VCO振荡周期，因此使DSM时钟信 号延迟半个VCO周期就可以避免数字开关翻转对PFD的影响。在实际电路中考虑到其它 因素的影响，可以将延迟时间设置得稍大一点。如图2所示，所述的延迟单元1包括有分频器2和延迟电路3，其中，分频器2的输 入端接收外部压控振荡器发过来的VCO信号，分频器2的输入端还与S-A调制器4连 接收其所发出的信号；分频器2的输出端分别连接外部PFD(鉴频鉴相器)以及连接延迟 电路3，延迟电路3向2-△调制器4输出S-A调制器时钟信号。如图3所示，所述的延迟电路3可以是由多个非门F组成的倒相器链构成。当延迟 电路3是由多个非门F组成的倒相器链构成时，所述的Z-A调制器4为MASH 1-1-1结 构的2-△调制器。在不考虑分频器具体结构的情况下讨论上述延迟技术的实施方法。其中，DSM使用 MASH 1-1-1结构，延迟单元采用倒相器链实现。VCO输出信号被分频器分频后仍然分为两路， 一路直接反馈给PFD进行相位比较，另 一路输入倒相器链，被延迟后作为DSM的时钟信号。倒相器链应为偶数级，保持输出与 输入信号同相。本方案中MASH 1-1-1结构的DSM输出范围为-3 4，按照上述相位差的估算方法， 最差情况下实际分频值与期望值相差4，那么DSM的时钟信号至少要延迟4个VC0周期。 考虑实际电路中其它因素的影响，可将延迟时间设为6个VC0周期时间。以VCO输出频 率为2GHz为例，需要设计倒相器链产生约3ns的延迟。考虑所选用工艺的参数和实际电 路的结构，通过调整倒相器的尺寸和倒相器链的级数控制延迟时间，可使DSM的数字电 路开关翻转发生在PFD完成相位比较之后，从而保证相位比较的准确性。如图4所示，所述的分频器2还可以是包括有n/n+l预分频器5和与n/n+l预分 频器5相连并接收其信号的P-S编程计数器6，所述的延迟电路3采用TSPC—D触发器7， 其中，n/n+l预分频器5的输入端接收压控振荡器发过来的VC0信号，n/n+l预分频器5 向TSPC — D触发器7发出时钟信号，TSPC—D触发器7向5>A调制器4输出S-A调制 '器.时钟信号，2- A调制器4的输出与P-S编程计数器6相连；所述的P-S编程计数器6 的输出端分别至外部PFD (鉴频鉴相器)以及TSPC—D触发器7。本实施例在如图4所示的情况时，所述的S-A调制器4采用四位三阶调制器，预 分频器5采用7/8预分频器5。上述实施例，分频器利用预分频(prescaler)和编程计数器实现，DSM采用 Single-loop四位三阶结构，延迟单元采用TSPC (True Single Phase Clock,真单相时 钟)结构高速D触发器实现。由于频率合成器的输出频率较高， 一般的编程计数器很难对其直接分频，通常需要 预分频得到频率较低的信号，再通过编程计数器进行分频。对于输出频率达到GHz的频 率合成器，经过预分频后的信号频率也在百兆赫兹量级，依然较高，D触发器应采用高速 触发器结构。常用的高速触发器主要采用TSPC和CML (Current Mode Logic,电流模式 逻辑)等结构，工作频率都可以达到几个GHz。由于CML结构D触发器需要差分输入信号， 本方案中的延迟单元采用TSPC结构实现，只需要单相时钟。VCO输出信号被预分频器分 频后分为两路， 一路直接反馈给PFD进行相位比较，即Tdiv信号，另一路经TSPC-D触 发器作为DSM的时钟信号。与Tdiv信号相比，DSM的时钟被延迟了一个D触发器的时钟 周期，因此选取合适的D触发器时钟信号即可实现适当延迟，使DSM的开关翻转发生在 PFD完成相位比较之后，从而避免了开关翻转对PFD的影响。本实施例中Single-loop四位三阶结构2-A调制器的输出范围为-1 2。考虑到最 差情况，实际分频值与期望值相差2，贝ijDSM时钟的延迟至少为2个VC0周期，因此只要 预分频器能够完成两倍或两倍以上的分频，那么由TSPOD触发器所产生的延迟就可以保 证DSM开关翻转避丌PFD相位比较的时间。直接使用预分频器的输出信号作为TSPC-D触 发器的时钟，其方便之处在于直接利用原电路结构中已有信号，而不需要任何额外电路，使电路结构简单、易于实现。如以7/8预分频器为例，即DSM的时钟被延迟了 7或8个VC0周期，这个延迟时间 足够保证DSM的数字开关翻转不会对PFD相位比较产生影响，有效地避免了可能引起的 相位误差。
权利要求
1.一种∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，包括有∑-Δ调制器(4)，接收与外部连接的压控振荡器发过来的VCO信号以及接收∑-Δ调制器(4)所发出的信号的延迟单元(1)。
2. 根据权利要求l所述的2-A小数频率合成器中S-A调制器时钟控制电路，其 特征在于，所述的延迟单元(1)包括有分频器(2)和延迟电路(3)，其中，分频器(2) 的输入端接收外部压控振荡器发过來的VCO信号，分频器(2)的输入端还与2-A调制 器(4)连接收其所发出的信号；分频器(2)的输出端分别连接外部PFD以及连接延迟 电路(3)，延迟电路(3)向2-A调制器(4)输出S-A调制器时钟信号。
3. 根据权利要求2所述的2-A小数频率合成器中r-A调制器时钟控制电路，其 特征在于，所述的延迟电路(3)是由多个非门F组成的倒相器链构成。
4. 根据权利要求3所述的2-A小数频率合成器中2-A调制器时钟控制电路，其 特征在于，所述的S-A调制器(4)为區SH 1-1-1结构的Z-A调制器。
5. 根据权利要求2所述的A小数频率合成器中S-A调制器时钟控制电路，其 特征在于，所述的分频器(2)包括有n/n+l预分频器(5)和与n/n+l预分频器(5)相 连并接收其信号的P-S编程计数器(6)，所述的延迟电路(3)采用TSPC—D触发器(7)， 其中，n/n+l预分频器(5)的输入端接收压控振荡器发过来的VCO信号，n/n+l预分频 器(5)向TSPC — D触发器(7)发出时钟信号，TSPC — D触发器(7)向S-A调制器(4) 输出2-A调制器时钟信号，2-A调制器(4)的输出与P-S编程计数器(6)相连；所 述的P-S编程计数器(6)的输出端分别至外部PFD以及TSPC — D触发器(7)。
6. 根据权利要求5所述的A小数频率合成器中Z-A调制器时钟控制电路，其 特征在于，所述的A调制器(4)为Single-lo叩四位三阶调制器。
全文摘要
一种∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，包括有∑-Δ调制器，接收与外部连接的压控振荡器发过来的VCO信号以及接收∑-Δ调制器所发出的信号的延迟单元。延迟单元包括有分频器和延迟电路，其中，分频器的输入端接收外部压控振荡器发过来的VCO信号，分频器的输入端还与∑-Δ调制器连接收其所发出的信号；分频器的输出端分别连接外部PFD以及连接延迟电路，延迟电路向∑-Δ调制器输出∑-Δ调制器时钟信号。本发明具有广泛的适用性，无论小数型频率合成器中的分频器采用何种结构、DSM采用何种结构，都可以应用，以确保分频器读入正确的分频数，并消除数字电路开关翻转对PFD的影响，保证了相位比较的准确性，进而提高系统性能。
文档编号H03M3/02GK101257303SQ20081005270
公开日2008年9月3日 申请日期2008年4月11日 优先权日2008年4月11日
发明者洋 刘, 周永奇, 为 张 申请人:天津大学