金属氧化物半导体电路设计及其操作方法

专利名称：：金属氧化物半导体电路设计及其操作方法
技术领域：
：本文档中所描述的设备及方法涉及电子电路设计。更明确地说，设备及方法涉及金属氧化物半导体电路，且涉及用于使所述电路断电的方法。
背景技术：
：许多有源滤波器、模拟数字转换器(ADC)及用互补金属氧化物半导体(CMOS)装置制造的其它电路使用开关电容器技术来设计及实施。CMOS开关电容器电路可采用CMOS晶体管及电容器。在包括蜂窝电话的许多电子系统中，需要较高程度的系统集成，因为集成提供较低生产成本且允许将更多功能装填于较小占据面积及体积中。现代蜂窝电话除无线电话之外还具有例如游戏、视频及音乐等功能的特点。这些及其它功能可使用CMOS制造技术中的混合模拟/数字电路来实施。对高程度的集成、较低成本及较高速度的需要推动CMOS技术更深入纳米级尺度。此时，CMOS装置可使用65nm及甚至更小的特征尺寸装置来制造。CMOS装置的尺度在未来可能继续降低。当晶体管尺寸收縮到纳米级时，电源电压通常也减小以便保持电场强度恒定且确保在寿命中装置可靠性。在65nm装置的状况下，其电源电压可降低到1.1伏且可能更低。使用低电源电压的原因在于当CMOS技术进步到较精细(或较薄)尺度/几何形状时，晶体管击穿电压减小。同时，某些设计块通常使用较高电源电压(其可为大约2.1伏或3.3伏)。所述块可包括高速通用串行总线(USB)及音频编码器解码器(CODEC)块。CODEC的最小电源电压可通过递送到扬声器的音频功率或通过由CODEC处理的最大输入信号电压来确定。USB接口块的最小电源电压可通过适用的USB规格来规定。因此，用于USB、CODEC及其它块的电源电压的选择可受外部考虑事项的驱动。17可能需要单一半导体芯片具有两个不同类型(尺度、几何形状或尺寸)的CMOS晶体管，其中一个类型适合于在低电源电压操作且另一类型适合于较高电源电压。低电源电压晶体管(其在本文中被称作核心晶体管)具有相对薄的栅极氧化物层以增加低电压下的速度。这些晶体管可在芯片的中心部分中且可用工艺工程的最新状态来优化以获得装填密度及高性能。高电源电压晶体管通常用于与外部装置/芯片介接且因此被称作输入/输出(I/O或10)晶体管。这些晶体管大于核心晶体管，且具有相对厚的栅极氧化物层以用于可靠的高电压操作。由于集成、成本及速度限制，所以此项技术中存在提供以相对小的尺度制造但使用相对高的电源电压的CMOS电路的需要。此项技术中还存在在不使电路的个别装置过载的情况下用相对高的电源电压操作所述电路的需要。此外，此项技术中存在在单一芯片上组合两个不同类型的CMOS装置的需要，其中一个类型适合于在相对低的电源电压下操作，且另一类型适合于在相对高的电源电压下操作。
发明内容本文中所揭示的实施例可通过描述用于启用以下操作的各种设计方法来解决上文所陈述的需要的一者或一者以上(1)从高电压电源操作低电压薄氧化物晶体管；(2)使用高电压电源或双电源操作开关电容器电路中的低电压薄氧化物晶体管与高电压厚氧化物晶体管的组合；及(3)用低电源电压薄氧化物晶体管替换某些高电源电压厚氧化物晶体管。(此列表可能不完全)。因此可实现低电压高速核心晶体管性能及尺寸益处同时保持高电压10厚氧化物晶体管的益处。在一实施例中，一种运算放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到在所述第一电源轨道与所述接地轨道之间提供第一电源电压的第一电源；(3)第二电源轨道，其经配置以连接到在所述第二电源轨道与所述接地轨道之间提供第二电源电压的第二电源，所述第二电源电压小于所述第一电源电压；及(4)多个金属氧化物半导体晶体管，其按照小于所述第一电源电压的可靠性电压极限制造。所述多个晶体管包括第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管及第四N沟道晶体管。所述多个晶体管中的每一晶体管具有源极、漏极及栅极。第一P沟道晶体管的源极耦合到第一电源轨道，第一P沟道晶体管的漏极耦合到第二P沟道晶体管的源极，第二P沟道晶体管的漏极耦合到第一N沟道晶体管的漏极的漏极，第一N沟道晶体管的源极耦合到第二N沟道晶体管的漏极，且第二N沟道晶体管的源极耦合到接地轨道。第三P沟道晶体管的源极耦合到第一电源轨道，第三P沟道晶体管的漏极耦合到第四P沟道晶体管的源极，第四P沟道晶体管的漏极耦合到第三N沟道晶体管的漏极，第三N沟道晶体管的源极耦合到第四N沟道晶体管的漏极，且第四N沟道晶体管的源极耦合到接地轨道。第二P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管及第三N沟道晶体管的栅极耦合到第二电源轨道。在一实施例中，一种开关电容器网络包括(1)共模轨道；(2)第一电源轨道，其经配置以连接到在所述第一电源轨道与所述共模轨道之间提供第一预定电源电压的第一电源；(3)第一运算跨导放大器(OTA)，其具有第一非反相输入、第一反相输入及第一输出；(4)多个开关；及(5)取样电容器，其具有第一取样电容器端子及第二取样电容器端子。所述多个开关中的每一开关由互补NMOS/PMOS晶体管对制成，其中所述每一开关的每一晶体管按照预定可靠性电压极限制造。第一OTA连接到第一电源轨道及共模轨道以从第一电源获得操作功率。所述预定可靠性电压极限小于第一预定电源电压。在一实施例中，一种开关电容器网络包括U)接地轨道；(2)电源轨道，其经配置以连接到在所述电源轨道与所述接地轨道之间提供预定电源电压的电源；(3)第一运算跨导放大器(OTA)，其具有第一非反相输入、第一反相输入及第一输出，所述第一OTA连接到所述电源轨道及所述接地轨道以从所述电源获得操作功率；(4)取样电容器；及(5)多个开关。所述多个开关包括多个单一晶体管开关及包含互补NMOS/PMOS晶体管对的第一开关，每一开关的每一晶体管按照可靠性电压极限制造。所述可靠性电压极限小于预定电源电压。在实施例中，一种运算跨导放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到经配置以在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；(3)第一多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造；(4)第二多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造，所述第二多个晶体管介入于所述第一多个晶体管与接地轨道之间，所述第二多个晶体管经配置以响应于第一断电信号而选择性地连接所述第一多个晶体管与接地轨道及将其断开连接，所述第一断电信号在第一低电压电平与第一高电压电平之间改变；(5)电平移位电路，其经配置以从第一断电信号产生第二断电信号，所述第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，所述第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，第二高电压电平不同于第一高电压电平，第二低电压电平不同于第一低电压电平；及(6)第三多19个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造，所述第三多个晶体管介入于所述第一多个晶体管与电源轨道之间，所述第三多个晶体管经配置以响应于第二断电信号而选择性地连接所述第一多个晶体管与电源轨道及将其断开连接。所述第一多个晶体管响应于处于第一低电压电平的第一断电信号而与电源轨道及接地轨道断开连接。在一实施例中，运算跨导放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；(3)第一多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造；用于响应于第一断电信号而选择性地连接所述第一多个晶体管与接地轨道及将其断开连接的装置，所述第一断电信号在第一低电压电平与第一高电压电平之伺改变；(4)用于响应于第二断电信号而连接所述第一多个晶体管与电源轨道及将其断开连接的装置；及(5)用于从第一断电信号产生第二断电信号的装置，第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，第二断电信号响应于处于第一高电压电平的第一断电信号而处于第二低电压电平，第二高电压电平不同于第一高电压电平，第二低电压电平不同于第一低电压电平。在一实施例中，一种运算跨导放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；(3)第一多个金属氧化物半导体晶体管，其按照小于预定电源电压的可靠性电压极限制造；及(4)非电平移位(non-levelshifting)装置，其用于防止关断期间电压应力超过所述第一多个晶体管中的每一晶体管的可靠性电压。通过将输出及某些内部点箝位(拉)到等于可靠性极限的电压而防止过度电压应力。在一实施例中，一种运算跨导放大器包括接地轨道；第一电源轨道，其经配置以连接到在所述第一电源轨道与所述接地轨道之间提供第一预定电源电压的第一电源；第二电源轨道，其经配置以连接到在所述第二电源轨道与接地轨道之间提供第二预定电源电压的第二电源；及多个金属氧化物半导体晶体管，其按照小于所述第一预定电源电压的可靠性电压极限制造。所述可靠性极限大约为所述第二预定电源电压。所述多个晶体管包括第一到第十三P沟道晶体管，及第一到第十五N沟道晶体管。所述连接如下(1)第一、第二、第四、第六及第七P沟道晶体管的源极耦合到第一电源轨道；(2)第十一、第十二、第十三、第十四及第十五N沟道晶体管的源极耦合到接地轨道；(3)第十一、第十二、第十三、第十四及第十五N沟道晶体管的每一栅极经配20置以接收第一断电信号；且(4)第七P沟道晶体管的漏极耦合到第九P沟道晶体管的源极，第九P沟道晶体管的漏极耦合到第九N沟道晶体管的漏极及到第十三P沟道晶体管的漏极，第九N沟道晶体管的源极耦合到第七N沟道晶体管的漏极，第七N沟道晶体管的源极耦合到第五N沟道晶体管的漏极及到第六N沟道晶体管的源极，第五N沟道晶体管的源极耦合到第十五N沟道晶体管的漏极，第六P沟道晶体管的漏极耦合到第八P沟道晶体管的源极，第八P沟道晶体管的漏极耦合到第八N沟道晶体管的漏极及到第十二P沟道晶体管的漏极，第八N沟道晶体管的源极耦合到第六N沟道晶体管的漏极，第十二P沟道晶体管的源极耦合到第十三P沟道晶体管的源极及到第二电源轨道，第十二P沟道晶体管的栅极耦合到第十三P沟道晶体管的栅极，第九N沟道晶体管的栅极耦合到第八N沟道晶体管的栅极及到第十N沟道晶体管的栅极，第四P沟道晶体管的漏极耦合到第五P沟道晶体管的源极，第五P沟道晶体管的漏极耦合到第十N沟道晶体管的漏极及到第十一P沟道晶体管的漏极，第十N沟道晶体管的漏极耦合到第十N沟道晶体管的栅极，第十N沟道晶体管的源极耦合到第四N沟道晶体管的漏极及到第六N沟道晶体管的源极，第四N沟道晶体管的源极耦合到第十四N沟道晶体管的漏极，第二P沟道晶体管的漏极耦合到第三P沟道晶体管的源极，第三P沟道晶体管的漏极耦合到第二P沟道晶体管的栅极及到第三N沟道晶体管的漏极，第三N沟道晶体管的源极耦合到第十三N沟道晶体管的漏极，第一P沟道晶体管的栅极耦合到第一P沟道晶体管的漏极及到第三P沟道晶体管的栅极，第三P沟道晶体管的栅极耦合到第五P沟道晶体管的栅极及到第八P沟道晶体管的栅极，第八P沟道晶体管的栅极耦合到第九P沟道晶体管的栅极，第二P沟道晶体管的栅极耦合到第四P沟道晶体管的栅极及到第六P沟道晶体管的栅极，第六P沟道晶体管的栅极耦合到第七P沟道晶体管的栅极，第一P沟道晶体管的漏极耦合到第二N沟道晶体管的漏极，第二N沟道晶体管的源极耦合到第十二N沟道晶体管的漏极，第一N沟道晶体管的栅极耦合到第二N沟道晶体管的栅极及到第十P沟道晶体管的漏极，第一N沟道晶体管的源极耦合到第十一N沟道晶体管的漏极，第一N沟道晶体管的栅极耦合到第一N沟道晶体管的漏极，第十P沟道晶体管的源极耦合到第二电源轨道，第二N沟道晶体管的栅极耦合到第三N沟道晶体管的栅极及到第四N沟道晶体管的栅极，第四N沟道晶体管的栅极耦合到第五N沟道晶体管的栅极，且第十P沟道晶体管及第十二P沟道晶体管的栅极经配置以接收第二断电信号。第二断电信号与第一断电信号反相。在一实施例中，一种运算跨导放大器包括接地轨道；第一电源轨道，其经配置以连21接到在所述第一电源轨道与所述接地轨道之间提供第一预定电源电压的第一电源；第二电源轨道，其经配置以连接到在所述第二电源轨道与接地轨道之间提供第二预定电源电压的第二电源；及一对输出连接。所述放大器还包括经配置以提供放大的第一多个晶体管，所述第一多个晶体管中的每一晶体管按照小于第一预定电源电压的可靠性极限制造。所述可靠性极限大约为所述第二预定电源电压。所述放大器进一步包括一对晶体管，其经配置以在所述放大器的关断期间将所述对输出连接的每一输出连接拉到第二预定电源电压。所述放大器进一步包括介入于所述第一多个晶体管与接地轨道之间的第二多个晶体管。第三多个晶体管经配置以在关断期间选择性地将所述第一多个晶体管与电源轨道断开连接。在一实施例中，一种运算跨导放大器包括接地轨道；第一电源轨道，其经配置以连接到在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；及第一多个金属氧化物半导体晶体管，其按照预定可靠性电压极限制造。所述极限小于预定电源电压。所述放大器还包括非电平移位装置，其用于防止在关断期间电压应力超过所述第一多个晶体管中的每一晶体管的预定可靠性电压极限。在一实施例中，一种操作运算跨导放大器的方法包括提供按照预定可靠性电压极限制造的放大及偏压核心晶体管。所述方法还包括向所述放大及偏压核心晶体管提供电源电压，电源电压超过预定可靠性电压极限。所述方法进一步包括将放大器的输出箝位到不会超过预定可靠性电压极限的vddL电压；此步骤在放大器的关断期间执行。所述方法进一步包括在关断期间将所述放大及偏压核心晶体管与接地断开连接。在一实施例中，一种操作运算跨导放大器的方法包括提供按照预定可靠性电压极限制造的放大及偏压核心晶体管。所述方法还包括向所述放大及偏压核心晶体管提供电源电压；电源电压超过预定可靠性极限。所述方法进一步包括接收第一断电信号，及通过反相及电平移位第一断电信号而产生第二断电信号。第二断电信号在预定可靠性电压极限与电源电压之间改变。所述方法进一步包括在断电期间使用第一断电信号将所述放大及偏压核心晶体管与所述放大器的接地轨道电隔离，及在断电期间使用第二断电信号将所述放大及偏压核心晶体管与所述电源电压电隔离。在一实施例中，一种操作运算放大器的方法包括提供按照预定可靠性电压极限制造的放大及偏压核心晶体管。所述方法还包括向所述放大及偏压核心晶体管提供电源电压。电源电压超过预定可靠性电压极限。所述方法进一步包括向所述放大及偏压核心晶体管的至少两者的栅极提供偏压。所述偏压为使得其不会超过预定可靠性电压极限。在一实施例中，一种运算跨导放大器包括(1)接地轨道；(2)第一电源轨道，其经配置以连接到在所述第一电源轨道与所述接地轨道之间提供第一电源电压的第一电源；(3)第二电源轨道，其经配置以连接到在所述第二电源轨道与所述接地轨道之间提供第二电源电压的第二电源，所述第二电源电压小于所述第一电源电压；(4)输入级；及(5)耦合到所述输入级的输出级。所述输出级具有第一侧及第二侧。所述第一侧包括第一放大晶体管、第一偏压晶体管及第一多个保护晶体管。所述第二侧包括第二放大晶体管、第二偏压晶体管及第二多个保护晶体管。第一放大晶体管、第一偏压晶体管、第一多个保护晶体管、第二放大晶体管、第二偏压晶体管及第二多个保护晶体管中的每一晶体管具有漏极、栅极及源极。第一侧的晶体管串联连接于第一电源轨道与接地轨道之间，例如，如图2中所展示的晶体管MP4、MP6、MN5及MN3。第二侧的晶体管串联连接于第一电源轨道与接地轨道之间，例如，如图2中所展示的晶体管MP3、MP5、MN2及MN4。第一及第二侧的晶体管按照小于第一电源电压的可靠性电压极限制造。第一及第二多个保护晶体管的栅极耦合到第二电源轨道。参考以下描述、图式及所附权利要求书将更好地理解本发明的这些及其它实施例及方面。图1展示简化的两级运算放大器的选定元件；图2展示运算跨导放大器的选定元件；图3展示套筒式放大器(telescopicamplifier)的选定元件；图4展示开关电容器网络的选定元件；图5展示控制图4中所展示的开关的状态的时钟Tl及T2的时序图500A及500B;图6为说明图4中所展示的开关电容器网络的变体的选定元件的框图7为说明图4中所展示的开关电容器网络的另一变体的选定元件的框图8展示另一开关电容器积分器的选定元件；图9展示图8的积分器的模型；图IO说明单级套筒式运算跨导放大器的选定元件；图11说明具有受控的断电能力的运算跨导放大器；图12说明包括用于断电控制信号的电平移位器的运算跨导放大器；以及图13说明在关断期间具有额外保护的运算跨导放大器。具体实施例方式在本文档中，词语"实施例"、"变体"及类似表达用于指特定设备、工艺或制品，且不必为相同设备、工艺或制品。因此，用于一个地方或上下文中的"一个实施例"(或类似表达)可指特定设备、工艺或制品；不同地方中的相同或类似表达可指不同的设备、工艺或制品。表达"替代实施例"及类似短语可用于指示许多不同的可能实施例的一者。可能实施例的数目不必限于两个或任何其它量。"运算跨导放大器"或"OTA"为放大器、缓冲器或个别组件的类似布置(其中输入电压产生输出电流)；实质上，其为经设计以实质上提供电流源(高阻抗)输出的电压受控电流源。"核心"装置为由相对于"10"装置的栅极氧化物层来说较薄的栅极氧化物层制成的半导体晶体管及类似装置。与IO装置的速度相比，核心装置的薄氧化物层通常增加其速度。核心装置通常使用相对于IO装置的电源电压("IO电源电压")来说较低的电源电压("核心电源电压")；用于IO装置的电源电压可为核心电源电压的两倍或三倍高。核心装置的可靠性电压极限大体上为核心电源电压；类似地，IO装置的可靠性电压极限大体上为10电源电压。核心晶体管可驻存于芯片的中心部分中且可用工艺工程的最新状态来优化以实现装填密度及高速性能。10装置的相对厚的氧化物层允许用相对高的IO电源电压操作。对于某些实施例及变体，10电源电压在3.2与3.4伏之间。对于某些实施例及变体，10电源电压在2.1与2.3伏之间；且核心电源电压在1.2与1.4伏之间。接入终端(还可被称作AT、订户台、用户装备、UE、移动终端、MT或蜂窝通信装置)可为移动的或静止的，且可与一个或一个以上基站收发信机通信。接入终端可为许多类型的装置的任一者，其包括(但不限于)个人计算机(PC)卡、外部或内部调制解调器、无线电话及具有无线通信能力的个人数字助理(PDA)。接入终端经由一个或一个以上基站收发信机将数据包发射到无线电网络控制器及从无线电网络控制器接收数据包。基站收发信机及基站控制器为被称为无线电网络、RN、接入网络或AN的网络的部分。无线电网络可为UTRAN或UMTS陆地无线电接入网络。无线电网络可在多个接入终端之间输送数据包。无线电网络可进一步连接到无线电网络外部的额外网络，例如公司企业内部网络、因特网、常规公共交换电话网络(PSTN)或另一无线电网络，且可在每一接入终端与所述外部网络之间输送数据及语音包。依惯例及特定实施方案而定，无线电网络的基站收发信机可被称作其它名称，包括节点B、基站系统(BSS)及简单基站。类似地，基站控制器可被称作其它名称，包括无线电网络控制器、RNC、控制器、移动交换中心或服务GPRS支持节点。本文档的范围扩展到使用CMOS装置的这些及类似无线通信系统组件以及其它电24子装备。词语"示范性"可用于本文中以意味着"充当实例、例子或说明"。本文中描述为"示范性"的任何实施例或变体不必被解释为与其它实施例或变体相比为优选或有利的。此描述中所描述的所有实施例及变体为经提供以使所属领域的技术人员能够制作及使用本发明的示范性实施例及变体，且不必限制给予本发明的合法保护的范围。CMOS技术的尺度变化(scaling)继续遵循摩耳定律(Moore'sLaw)且现在进入超深亚微米或纳米(在0.1nm以下)范围。较小特征尺寸允许较高的数字电路密度(或每一单位面积较高功能)以及较低的功率消耗。由于较快的晶体管的可用性，其还提供较高的系统速度。为了确保这些微型装置的可靠操作，可能需要减小操作电源电压。举例来说，用于65纳米CMOS核心装置的推荐的标称电源电压可为1.2伏或大约1.2伏(例如，1.1至U1.3伏)。较低电源电压对于数字电路是有益的，因为(例如)数字动态功率消耗通常遵循电源电压的二次关系尸^^^;。在此关系中，尸为功率消耗，a为活动因子，C为总的节点电容，/为操作频率，且^"代表电源电压。如上文简要提及的，许多模拟、数字输入/输出(10)接口及其它块使用高于1.1伏的电源电压。举例来说，高速USB接口可能需要3.3V电源电压；双倍数据速率1(DDR-1)10可能需要2.5V电源电压；且双倍数据速率2(DDR-2)10可在1.8V电源电压下操作。蜂窝电话应用(例如)可指定将50mW的最大功率递送到32Q的耳机扬声器中，及将大约500mW递送到8Q扩音器中。因此，耳机功率放大器应能够适应大约3.58伏的差分峰值到峰值信号摆动。对于40dB的中等线性且考虑到此种放大器中的两个输出装置上的150mV的饱和电压，可能需要2.1伏的电源电压以用于适当操作。对于D类或AB类扩音器驱动器来说，负载上的最大差分信号摆动大约为5.65伏。对于中等线性来说，可能需要3.1伏的电源电压。对于高线性(60dB及60dB以上)来说，可能需要3.3伏的电源电压(允许输出装置上250mV的饱和电压)。一般来说，由于较高的信号摆动的可用性，因此在大多数模拟电路中相对高的电源电压为优选的。在较高的电源电压下，功率有效、面积有效及噪声有效套筒式放大器起作用且提供针对许多应用的满意的输出信号摆动。在相对低的电源电压下，可能改为需要多级放大器以实现足够DC增益。多级放大器可能需要大补偿电容器以实现稳定性，其可能消耗更多电流，且通常可能比单级套筒式放大器噪声更多。25对于模拟电路来说，还可能需要较高的电源电压，因为模拟电路在噪声有限电路中产生较低功率消耗。接下来的为论证此现象的推导。由此方程式给出驱动负载电容器时的运算放大器(opamp)功率耗散-<formula>formulaseeoriginaldocumentpage26</formula>(1)通过运算放大器的单位增益带宽来确定模拟电路的速度，运算放大器的单位增益带宽由方程式2给出7(2)用于动态范围的方程式为此式:(3)最后，可如下来表达gw:(4)根据上述方程式的组合，可以此方式依据动态范围、速度及电源电压来表达功率耗散:<formula>formulaseeoriginaldocumentpage26</formula>(5)因此，如果伴随有负载电容的增加以保持动态范围恒定，则减小电源电压可增加功率消耗。注意，在上述推导中，对于功率效率，假定亚阈值操作。在较高的电源电压下，纳米级装置的某些DC性能还可得以改进。在以下段落中简要地论证此情况。分别由上述的方程式(4)及下文的方程式(6)给出在亚阈值及强反相操作方式中晶体管的跨导<formula>formulaseeoriginaldocumentpage27</formula>金属氧化物半导体场效应晶体管(MOSFET)的单位增益频率可由以下使用用于漏极电流的二次式的方程式给出<formula>formulaseeoriginaldocumentpage27</formula>晶体管单位增益因此随着CMOS尺度减小而增加。由此得出结论至少在某些应用中，尺度减小改进了某些DC及AC操作特征。主要CMOS装置失效机制为时间相依介电击穿(TDDB)、热载流子注入(HCI)、PMOSFET负偏压阈值不稳定性(NBTI)及接面击穿。注意，接面击穿并非当前纳米级装置的主要可靠性关注点，且接着在下文简要地描述其它失效机制中的每一者。TDDB(还被称为栅极氧化物击穿)是由栅极氧化物上的过度电场造成的。当栅极氧化物受损害时，栅极电流增加且装置不再受栅极电压控制。HCI由注入栅极氧化物中的高能载流子产生。当载流子由于高漏极-源极电场而获得足够动能时，其造成冲击离子化。由冲击离子化产生的某些电子-空穴对可朝着栅极氧化物偏转且在该处被捕集。此现象造成装置的阈值电压的移位。当PMOS在负栅极-源极电压下被加应力时发生NBTI,从而增加阈值电压且造成漏极电流及跨导的减小。在较高温度及较短的沟道长度下，NBTI的效应恶化。NBTI在动态条件下的效应(其中，栅极偏压在高与低之间切换)展示与静态条件相比实现较长寿命。NBTI可为薄氧化物PMOSFET的严重的可靠性关注点。表1展示典型的65nm电流CMOS技术中的用于65nm薄氧化物(核心)晶体管及0.25nm厚氧化物(IO)晶体管的各种可靠性电压。如表l中所展示的，用于这些核心晶体管的最大允许电源电压可为1.4V(此通过PMOSNBTI及NMOS/PMOSHCI寿命可靠性关注点来确定)。<table>tableseeoriginaldocumentpage28</column></row><table>总之，(1)用于模拟电路的电源电压可由外部接口来规定，(2)对于纳米技术中的装置性能来说，相对高的电源电压可为有益的，及(3)相对高的电源电压可降低功率消耗。相对高的电源(IO)电压OTA可使用相对低的电源电压核心装置来实施。在此种OTA中，可使用共源共栅技术(cascodetechnique)堆叠晶体管以确保没有核心装置经历栅极与漏极、栅极与源极或漏极与源极节点之间的高电压。图1展示简化的两级运算放大器100的选定元件，两级运算放大器100在其输出op及on处具有轨道到轨道输出能力。在变体中，放大器IOO可仅使用核心装置，且可由2.1伏电源(vddH)来供电。晶体管MN1、MN6、MN7、MP1及MP2形成放大器100的第一增益级，具有输入ip及in;晶体管MN2、MN3、MN4、MN5、MP3、MP4、MP5及MP6形成输出级；且Cl及C2为米勒补偿电容器。放大器100为全差分。图1中未展示共模反馈及用于vbn及vbp电压的偏压电路。NMOS晶体管MN4及MN5以电压Vbiasl适当偏压，且PMOS晶体管MP5及MP6以电压Vbias2适当偏压。以此方式，保护MN4、MN5、MP5及MP6免受电压过载。放大器100的输出级因此可递送轨道到轨道输出，而无因vddH与vss之间的高电源电压差分使核心装置MN2-MN5及MP3-MP6过载而产生的可靠性问题。图2展示类似于放大器100的运算跨导放大器200的选定元件。然而，此处，晶体管MN4、MN5、MP5及MP6的栅极连接到vddL电源。电源电压vddH及vddL分别为IO电源电压及核心电源电压。IO电源vddH可为大约2.1伏，而核心电源vddL可为大约1.3伏。MN4、MN5、MP5及MP6装置分别充当用于MN2、MN3、MP3、MP4的保护装置。举例来说，当输出电压op上移到vddH轨道(比vddH电平小一vds)时，MN4屏蔽MN2，从而防止MN2的漏极-源极及漏极-栅极电位降(potentialdrop)超过其可靠性极限。同时，MN4在其应力极限以下，因为其栅极电压被设定在vddL。当op输出上升到vddH轨道时，MP3及MP5不被加应力。另一方面，当op输出电压达到vss轨道(比vss高一vds)时，MN2及MN4不被加应力。MP5现在充当保护装置，从而屏蔽MP3使其免受应力。相同保护机制适用于on输出级，其中MN5保护MN3,且MP6保护MP4。如果不需要轨道到轨道输出摆动，则可在使用相对高的电源电压(例如，10电源电压)的开关电容器(SC)及其它块中采用套筒式放大器(例如，图3中所展示的放大器300)。套筒式放大器300可用所有核心装置来建置。如可见的，套筒式放大器300具有许多共源共栅晶体管，因此使用相对高的电源电压(例如，2.1伏或甚至更高)应不会将个别核心装置置于过度电压应力之下。图4展示开关电容器网络400的选定元件，开关电容器网络400可使用10与核心装置的组合或仅使用核心装置来实施。出于简单起见，展示单端网络，但为了较佳的动态范围及免除共模噪声，可在实践中使用平衡或全差分版本(具有必要的改变)。在网络400中，0TA1及OTA2为运算跨导放大器，且开关Sl-S4中的每一者可包括单一NMOS晶体管或NMOS晶体管与PMOS晶体管并联的互补对。图5展示用于控制图4中的开关的状态的时钟Tl及T2的时序图500A及500B。时钟Tl控制开关Sl及S3(第一组开关)且时钟T2控制开关S2及S4(第二组开关)。控制所述两组开关的定时脉冲(或时钟相位)可为非重叠或大体上非重叠的；即，当开关S1及S3闭合时，开关S2及S4断开且反之亦然。所述两组开关的定时脉冲可大体上对称，即，具有大约50%的工作循环。可展示其中可使用NMOS晶体管、PMOS晶体管及传输门(并联NMOS/PMOS)晶体管实施开关的各种实例。时钟T1及T2连接到其对应组的晶体管开关的栅极，从而门控其接通/闭合及关断/断开。在操作中，当Sl闭合时，0TA1的输出电连接到S2且电连接到电容器Cs的第一端子。相反地，当Sl断开时，0TA1的输出与S2及电容器Cs的第一端子以电方式断开连接。当S2闭合时，接地(或共模)节点电连接到Sl且电连接到电容器Cs的第一端子。相反地，当开关S2断开时，接地与Sl且与电容器Cs的第一端子以电方式断开连接。当S3闭合时，接地电连接到S4且电连接到电容器Cs的第二端子。相反地，当开关S3断开时，接地(或共模电压)与S4且与电容器Cs的负端子以电方式断开连接。当S4闭合时，S3及电容器Cs的第二端子电连接到OTA2的反相输入。相反，当S4断开时，S3及电容器Cs的第二端子与OTA2的反相输入以电方式断开连接。在输入取样阶段期间，gP，当时钟T1高时，电容器Cs经充电到OTA1输出电压Vi。在电荷转移阶段期间，29即，当时钟T2高时，存储于电容器Cs中的电荷经转移到电容器C2。注意，可使用底板取样(稍微提前于S1断开开关S3)来防止由于电荷注入产生的失真。图6为说明网络600的选定元件的框图。网络600为网络400的变体，其中开关S1-S4由所有核心晶体管制成。开关Sl-S4的核心晶体管可在1.3伏的较低电源电压下操作且以65nm级来制造。开关Sl-S4中的每一者可使用互补NM0S/PM0S核心晶体管来实施。放大器0TA1及0TA2中的每一者还可使用所有核心装置来建置且在2.1伏的较高10电源电压下操作(即，被供电)，如图1及/或图2中所展示的。图7为说明另一网络700的选定元件的框图。网络700为网络400的变体，其中开关Sl及S2使用10晶体管制成，而开关S3及S4由核心晶体管制成。开关Sl为互补NMOS/PMOS晶体管对；开关S2-S4中的每一者包括NMOS晶体管。开关Sl及S2可为按照65nm级的相对高的10电压可靠性极限(例如，2.1伏)制造的厚氧化物晶体管开关；S3及S4开关可为也按照65nm级的相对低的核心电压可靠性极限(例如，1.3伏)制造的薄氧化物开关。运算跨导放大器0TA1及0TA2中的每一者还可使用所有核心装置来建置且在2.1伏的较高10电源电压下操作，如图1及/或图2中所展示的。图8展示非反相开关电容器积分器800的选定元件，非反相开关电容器积分器800可使用IO与核心装置的组合或全部使用核心装置来实施。在图8中，Cs为输入取样电容器，C2为积分电容器，且OTA为运算跨导放大器。Cl及Cp分别表示负载电容及OTA寄生电容。负载电容Cl可包括来自下级的取样电容及存在于OTA的输出处的所有寄生电容。积分器800可使用两个非重叠时钟相位(例如，上文所论述的Tl及T2时钟)操作，开关Sl及S3受一个时钟控制，且开关S2及S4受另一时钟控制。忽略开关接通电阻，当第一时钟接通时，所述积分器可经模型化为如图9中所展示的。在Sl及S3断开且S2及S4闭合的瞬间，不可从OTA得到用于给电容器充电的电荷。接着，基于电荷守恒且假定OTA增益，由以下方程式给出初始电压跳变<formula>formulaseeoriginaldocumentpage30</formula>对于典型开关电容器滤波器及开关电容器2:-A调制器应用来说，cs与ci大致为相同尺寸，C2通常比Cs与Cl两者大得多，且Cp大约为Cs的10-20%。在上述典型值的情况下，在S2/S4闭合的瞬间，可见Va中的大约0.5Vi的跳变。假定输入Vi具有1.5伏的峰值到峰值摆动，输入共模电压(模拟接地)在1.1V(0.35V-1.85V)，则可见Va处大约+A0.375V的最大摆动。因此Va处的最小及最大电压为1.1V+/-0.375V=0.725V/1.475V。在2.2伏的电源情况下，Va处的此电压摆动不应对开关S3/S4中的晶体管造成过度应力，即使开关S3/S4均为薄氧化物栅极核心NMOS装置也如此。(对于S3，Vdg及Vds值的最大值为1.475伏；对于S4，最大Vgs值为2.2V-0.725V=1.475V)。因此，电压应力得以减小。现在转向在放大器的关断期间控制套筒式放大器中的瞬态电压的问题。图10说明由核心装置MP1-MP9及MN1-MN10制成的单级套筒式运算跨导放大器1000的选定元件。放大器1000由高10电源电压vddH供电。图ll说明类似于OTA1000的具有断电能力的运算跨导放大器1100。为了使OTA1100断电，首先关断偏压装置。在此状况下，当断电信号PD高时，MN11接通，此强制MN1-MN5的栅极电压为低且关闭这些底部偏压装置。同时，PDN将为低，从而造成MP10及MP11关断偏压晶体管MP1-MP9。在此状态中，电流将不在电源(vddH)与接地(vss)之间流动。当应用于双电源设计时，此断电方法可产生可靠性问题，其中vddL(核心电源电压)为工艺可靠性极限，且vddH为给OTA供电的较高(10)电源电压；vddH超过核心装置的可靠性极限，但由于上文所论述的原因而可为所要的，(例如)以便增加OTA输出动态范围。在此状况下可存在若干个可靠性关注点。第一，PMOS断电装置MPIO、MP11的栅极在断电模式中不可被拉低到接地，因为其栅极-源极电压降接着将与vddH—般高，超过vddL极限。第二，节点A(MP1的漏极)及B(MP3的漏极)中的每一者在断电模式中可被强制到vddH，而节点D(MN2的栅极)可被断电装置MN11强制到接地；此可由于这些装置上的过度栅极到源极电压降而造成过载及随后的对于MN2及MN3的可靠性问题。第三，当顶部与底部偏压装置两者均关断时，节点C(MN10的漏极)及OTA输出op及on将浮动，可能停留在接近vddH的电压；此可造成过载及随后的对于MN8到MN10以及在顶层连接到op及on的任何电路的可靠性问题。图12说明运算跨导放大器1200，其类似于OTA1100，但还包括用于PDN信号的电平移位器LS、断电PMOS晶体管MP12-MP14及断电NMOS晶体管MN12-MN14。电平移位器LS经配置以接收具有(1)大体上vddL(高)及(2)大体上接地/vss(低)的数字电平的PDN信号；从这些电平，电平移位器LS经配置以在其输出处产生(1)31大体上vddH(高)及(2)某些高于接地电位的电压(例如，大体上vddL(低))的对应PDN—H电平。当PDN在高电平(例如，vddL)时，PMOS晶体管MP12-MP14将OTA1200的大多数电路与vddH隔离；且NMOS晶体管MN12-MN14将OTA1200的大多数电路与vss隔离。在电平移位器LS的输出在vddH与vddL之间改变的情况下，在断电模式中MP10及MPll的栅极-源极电压降大体上等于vddL，在核心晶体管的可靠性极限内。在操作中，OTA1200的关断顺序包括首先将PD驱动到低电平以使得PDN信号变高，且在一时间周期之后，使vddH及vddL电源电压断电。所述时间周期可足够长以便大体上使由驱动PD信号变低造成的瞬态稳定，且借此避免对MN2、MN3、MN8到MN10以及在顶层连接到op及on的电路的过度电压应力，如关于图11中所展示的OTA1100所论述的。图3说明运算跨导放大器1300,其类似于OTA1200,但在关断期间具有额外保护。OTA1300包括以大体上与OTA1200中的方式相同的方式配置的断电NMOS晶体管MN12-MN14。OTA1300还包括断电PMOS晶体管MP10-MP13，但断电PMOS晶体管MP10-MP13现在经不同地配置，如图13中所展示的。晶体管MP10-MP13中的每一者的源极现在系到vddL。OTA1300启用简单但仍有效的断电方法，所述方法用于保护OTA1300的个别装置免受过度电压应力且借此增强装置的可靠性。对于断电控制信号来说，不需要电平移位器，因为仅在NMOS侧中实施断电保护。在OTA1300的正常操作期间(即，不在断电中)，断电装置MN11-MN15均接通且断电保护装置MP10-MP13关断。当触发断电(PD变低)时，MN11-MN15关断，此切断vddH与vss之间的所有电流路径。为了保护OTA1300的其它NMOS装置，已如图13中所展示来配置晶体管MP10-MP13。在断电期间，内部节点C(MP11的漏极)、内部节点D(MP10的漏极)、正输出op及负输出on均被强制到vddL电平；此防止节点C及D及输出op及on浮动及漂移到接地或vddH。OTA1300的NMOS装置及连接到输出op及on的其它电路因此得到保护。节点A(MP1的栅极及漏极)及B(MP3的漏极)处的电压在断电模式中可漂移到vddH，此有效地关闭顶部PMOS偏压装置MP1-MP9。MN2及MN3的漏极-栅极电压降等于大约(vddH-vddL)，对于典型值(2.1伏的vddH及1.3伏的vddL),(vddH-vddL)在可靠性极限vddL以下。节点E(MN2的源极)及F(MN3的源极)经强制到vddL以下的一个阈值电压，从而自动地保护断电装置MN12-MN15。因此，图13中所展示的所有晶体管可为核心装置，而电源vddH可为IO电源电压。可使用电阻分压器或数字电源从vddH产生vddL。在操作中，用于OTA1300的关断顺序包括首先将PD驱动到低电平以使得PDN信号变高，且在一时间周期之后，使vddH及vddL电源电压断电。所述时间周期可足够长以便大体上使由于PDN信号的断言而产生的瞬态稳定，且借此避免MN11-MN15及MP10-MP13上的过度电压应力。OTA1300的变体及用于使其断电的方法具有许多优点，包括设计简单、可靠性增强及设计灵活。断电电路可仅使用低电源且仅控制底部NMOS装置。可不需要电平移位器。断电装置MN11-MN15及MP10-MP13可为最小沟道长度装置，具有减小的额外硅成本。此设计将断电模式中的内部节点电压锁定到vddL，此解决了关断期间的瞬态可靠性问题。此外，只要vddH在2vddL以下，其就可在宽大范围中改变，例如，在vddL与2"ddL之间改变。本文档中所描述的电路可在集成电路(IC)、射频集成电路(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)上或在其它电子组件上实施。包括晶体管的各种装置可用各种IC工艺技术来制造，例如互补金属氧化物半导体(CMOS)、N沟道MOS、P沟道MOS、双极结型晶体管(BJT)、双极-CMOS(BiCMOS)、硅锗(SiGe)及砷化镓(GaAs)。本文档中所描述的CMOS电路设计及方法可用于开关电容器电路、滤波器、放大器及其它功能块中。功能块可用于蜂窝通信设备中，包括接入终端及既定用于与接入终端通信的无线电网络的各种部分。虽然可能已在本发明中逐次描述了各种方法的步骤及决策，但这些步骤及决策中的某些步骤及决策可由单独元件协力或并行地、异步或同步地、以管线方式或其它方式来执行。除非如此明确指示、另外从上下文中变得清楚或固有地需要，否则不特定要求以此描述列出步骤及决策的相同次序来执行所述步骤及决策。然而，应注意，在选定的变体中，以上文所描述的及/或附图中所展示的特定顺序执行所述步骤及决策。此外，在每个实施例或变体中可能不需要每个所说明的步骤及决策，而在某些实施例/变体中，未特定说明的某些步骤及决策可能为所要的或必需的。所属领域的技术人员还应了解，可使用多种不同技术中的任一者来表示信息及信号。举例来说，可能贯穿上述描述而提及的数据、指令、命令、信息、信号、位、符号及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示。所属领域的技术人员应进一步了解，结合本文中揭示的实施例所描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地展示硬件与软件的此互换性，上文可能通常在其功能性方面描述各种说明性组件、33块、模块、电路及步骤。所述功能性是实施为硬件、软件还是实施为硬件与软件的组合视特定应用及强加于整个系统上的设计约束而定。所属领域的技术人员可以用于每一特定应用的变化的方式实施所描述的功能性，但所述实施方案决策不应被解释为导致脱离本发明的范围。结合木文中揭示的实施例所描述的各种说明性逻辑块、模块及电路可用以下装置来实施或执行通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FGPA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可经实施为计算装置的组合，例如，DSP与微处理器的组合，多个微处理器的组合，一个或一个以上微处理器与DSP核心的联合，或任何其它所述配置。可能已结合本文中所揭示的实施例描述的方法或算法的步骤可直接以硬件、由处理器执行的软件模块，或所述两者的组合来实施。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、CD-ROM或此项技术中己知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器以使得处理器可从所述存储媒体读取信息及将信息写入所述存储媒体。在替代例中，存储媒体可与处理器成一体。处理器及存储媒体可驻存于ASIC中。ASIC可驻存于接入终端中。或者，处理器及存储媒体可作为离散组件驻存于接入终端中。提供所揭示的实施例的先前描述以使任何所属领域的技术人员能够制作及使用本发明。所属领域的技术人员将容易明了对这些实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本文中所界定的一般原理可适用于其它实施例。因此，不希望将本发明限于本文中所展示的实施例，而是赋予其与本文中所揭示的原理及新颖特征相一致的最宽范围。权利要求1.一种运算放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一电源电压；第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间提供第二电源电压，所述第二电源电压小于所述第一电源电压；以及多个金属氧化物半导体晶体管，其按照小于所述第一电源电压的可靠性电压极限制造；其中所述多个晶体管包含第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第一N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管及第四N沟道晶体管，所述多个晶体管中的每一晶体管包含源极、漏极及栅极；所述第一P沟道晶体管的所述源极耦合到所述第一电源轨道，所述第一P沟道晶体管的所述漏极耦合到所述第二P沟道晶体管的所述源极，所述第二P沟道晶体管的所述漏极耦合到所述第一N沟道晶体管的所述漏极的所述漏极，所述第一N沟道晶体管的所述源极耦合到所述第二N沟道晶体管的所述漏极，且所述第二N沟道晶体管的所述源极耦合到所述接地轨道；所述第三P沟道晶体管的所述源极耦合到所述第一电源轨道，所述第三P沟道晶体管的所述漏极耦合到所述第四P沟道晶体管的所述源极，所述第四P沟道晶体管的所述漏极耦合到所述第三N沟道晶体管的所述漏极，所述第三N沟道晶体管的所述源极耦合到所述第四N沟道晶体管的所述漏极，且所述第四N沟道晶体管的所述源极耦合到所述接地轨道；所述第二P沟道晶体管、所述第四P沟道晶体管、所述第一N沟道晶体管及所述第三N沟道晶体管的所述栅极耦合到所述第二电源轨道。2.根据权利要求1所述的运算放大器，其中所述第一电源电压在2.1与2.3伏之间；且所述第二电源电压在1.2与1.4伏之间。3.根据权利要求2所述的运算放大器，其中所述第一电源轨道连接到所述第一电源且所述第二电源轨道连接到所述第二电源，以使得所述第一电源电压存在于所述第一电源轨道与所述接地轨道之间，且使得所述第二电源电压存在于所述第二电源轨道与所述接地轨道之间。4.根据权利要求2所述的运算放大器，其进一步包含第一米勒电容器及第二米勒电容器，其中所述多个晶体管进一步包含第五P沟道晶体管、第六P沟道晶体管、第五N沟道晶体管、第六N沟道晶体管及第七N沟道晶体管；所述第五P沟道晶体管及所述第六P沟道晶体管的所述源极耦合到所述第一电源轨道，所述第五P沟道晶体管的所述栅极耦合到所述第六P沟道晶体管的所述栅极，所述第五P沟道晶体管的所述漏极耦合到所述第五N沟道晶体管的所述漏极，所述第六P沟道晶体管的所述漏极耦合到所述第六N沟道晶体管的所述漏极，所述第五N沟道晶体管及所述第六N沟道晶体管的所述源极耦合到所述第七N沟道晶体管的所述漏极，所述第七N沟道晶体管的所述栅极耦合到所述第二N沟道晶体管及所述第四N沟道晶体管的所述栅极，所述第一P沟道晶体管的所述栅极耦合到所述第六P沟道晶体管的所述漏极，所述第三P沟道晶体管的所述栅极耦合到所述第五P沟道晶体管的所述漏极，所述第一米勒电容器耦合于所述第三P沟道晶体管的所述栅极与所述第四P沟道晶体管的所述漏极之间，且所述第二米勒电容器耦合于所述第一P沟道晶体管的所述栅极与所述第二P沟道晶体管的所述漏极之间。5.根据权利要求4所述的运算放大器，其中所述多个晶体管中的所述每一晶体管为互补金属氧化物半导体(CMOS)晶体管且所述可靠性电压极限大体上与所述第二电源电压相同。6.根据权利要求5所述的运算放大器，其中所述每一晶体管以大约65纳米技术进行制造。7.根据权利要求l所述的运算放大器，其中所述第一电源电压小于所述第二电源电压的两倍。8.—种开关电容器网络，其包含共模轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述共模轨道之间提供第一预定电源电压；第一运算跨导放大器(OTA)，其包含第一非反相输入、第一反相输入及第一输出；多个开关；以及取样电容器，其包含第一取样电容器端子及第二取样电容器端子；其中-所述多个开关中的每一开关包含互补NMOS/PMOS晶体管对，所述每一开关的每一晶体管按照预定可靠性电压极限制造；所述第一OTA连接到所述第一电源轨道及所述共模轨道以从所述第一电源获得操作功率；且所述预定可靠性电压极限小于所述第一预定电源电压。9.根据权利要求8所述的开关电容器网络，其进一步包含-第二OTA，所述第二OTA包含第二非反相输入、第二反相输入及第二输出，所述第二OTA连接到所述第一电源轨道及所述共模轨道以从所述第一电源获得操作功率；其中所述第一OTA进一步包含按照所述第一预定可靠性电压极限制造的第一多个晶体管；且所述第二OTA进一步包含按照所述预定可靠性电压极限制造的第二多个晶体管。10.根据权利要求9所述的开关电容器网络，其进一步包含第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述共模轨道之间提供第二预定电源电压；以及非重叠时钟产生器，其耦合到所述多个开关以控制所述多个开关，所述非重叠时钟产生器耦合到所述第二电源轨道及到所述共模轨道以从所述第二电源获得操作功率；其中所述多个开关连接到所述第二电源轨道及所述共模轨道以从所述第二电源获得操作功率；所述多个开关包含第一开关、第二开关、第三开关及第四开关；所述第一开关耦合于所述第二输出与所述第一取样电容器端子之间；所述第二开关耦合于所述共模轨道与所述第一取样电容器端子之间；所述第三开关耦合于所述共模轨道与所述第二取样电容器端子之间且所述第四开关耦合于所述第二取样电容器端子与所述第一反相输入之间。11.根据权利要求IO所述的开关电容器网络，其进一步包含第一电容器，其耦合于所述第一反相输入与所述第一输出之间；以及第二电容器，其耦合于所述第二反相输入与所述第二输出之间。12.根据权利要求11所述的开关电容器网络，其中-所述第一电源电压在2.1与2.3伏之间；所述可靠性电压极限在1.2与1.4伏之间；且所述第二电源电压在1.2与1.4伏之间。13.根据权利要求11所述的开关电容器网络，其中所述第一电源电压小于所述可靠性电压极限的两倍。14.根据权利要求13所述的开关电容器网络，其中所述每一开关的所述每一晶体管为以65纳米技术制造的互补金属氧化物半导体(CMOS)晶体管；所述第一多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管；且所述第二多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管。15.根据权利要求13所述的开关电容器网络，其中所述第一电源轨道连接到所述第一电源以使得所述第一预定电源电压存在于所述第一电源轨道与所述共模轨道之间，且所述第二电源轨道连接到所述第二电源以使得所述第二预定电源电压存在于所述第二电源轨道与所述共模轨道之间。16.—种开关电容器网络，其包含共模轨道；电源轨道，其经配置以连接到电源，所述电源在所述电源轨道与所述共模轨道之间提供预定电源电压；第一运算跨导放大器(OTA)，其包含第一非反相输入、第一反相输入及第一输出，所述第一OTA连接到所述电源轨道及所述共模轨道以从所述电源获得操作功率；取样电容器，其包含第一端子及第二端子；以及包含互补NMOS/PMOS晶体管对的第一开关、第二开关、第三开关及第四开关；其中所述第一及第二开关的每一晶体管为按照第一可靠性电压极限制造的厚氧化物开关，所述第三及第四开关的每一晶体管为按照第二可靠性电压极限制造的薄氧化物开关，所述第一可靠性电压极限高于所述第二可靠性电压极限，所述第二可靠性电压极限小于所述预定电源电压。17.根据权利要求16所述的开关电容器网络，其中所述第一OTA进一步包含按照所述第二可靠性电压极限制造的第一多个晶体管。18.根据权利要求17所述的开关电容器网络，其进一步包含第二OTA，其包含第二非反相输入、第二反相输入、第二输出及按照所述第二可靠性电压极限制造的第二多个晶体管，所述第二OTA连接到所述电源轨道及所述共模轨道以从所述电源获得操作功率；第一电容器，其耦合于所述第一反相输入与所述第一输出之间；以及第二电容器，其耦合于所述第二反相输入与所述第二输出之间；其中-所述第一开关耦合于所述第二输出与所述第一端子之间；所述第二开关耦合于所述共模轨道与所述第一端子之间；所述第三开关耦合于所述共模轨道与所述第二端子之间；且所述第四开关耦合于所述第二端子与所述第一反相输入之间。19.根据权利要求18所述的开关电容器网络，其中所述预定电源电压在2.1与2.3伏之间；所述第一可靠性电压极限在2.1与2.3伏之间；且所述第二可靠性电压极限在1.2与1.4伏之间。20.根据权利要求18所述的开关电容器网络，其中所述预定电源电压小于所述第二可靠性电压极限的两倍。21.根据权利要求20所述的开关电容器网络，其中所述第三及第四开关的每一晶体管为以65纳米技术制造的互补金属氧化物半导体(CMOS)晶体管；所述第一多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管且所述第二多个晶体管中的每一晶体管为以65纳米技术制造的CMOS晶体管。22.根据权利要求20所述的开关电容器网络，其中所述电源轨道连接到所述电源以使得所述预定电源电压存在于所述电源轨道与所述共模轨道之间。23.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到经配置以在所述电源轨道与所述接地轨道之间提供预定电源电压的第一电源；第一多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压极限制造；第二多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压极限制造，所述第二多个晶体管介入于所述第一多个晶体管与所述接地轨道之间，所述第二多个晶体管经配置以响应于第一断电信号而选择性地连接所述第一多个晶体管与所述接地轨道及将其断开连接，所述第一断电信号在第一低电压电平与第一高电压电平之间改变；电平移位电路，其经配置以从所述第一断电信号产生第二断电信号，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于第二低电压电平，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于第二低电压电平，第二高电压电平不同于所述第一高电压电平，所述第二低电压电平不同于所述第一低电压电平；以及第三多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压极限制造，所述第三多个晶体管介入于所述第一多个晶体管与所述电源轨道之间，所述第三多个晶体管经配置以响应于所述第二断电信号而选择性地连接所述第一多个晶体管与所述电源轨道及将其断开连接；其中所述第一多个晶体管响应于处于所述第一低电压电平的所述第一断电信号而与所述电源轨道及所述接地轨道断开连接。24.根据权利要求23所述的运算跨导放大器，其中所述第二高电压电平等于大约所述预定电源电压；且所述第二低电压电平等于大约所述可靠性电压极限。25.根据权利要求24所述的运算跨导放大器，其中所述第一高电压电平等于大约所述可靠性电压极限；且所述第一低电压电平等于大约接地电位。26.根据权利要求25所述的运算跨导放大器，其中所述第一多个晶体管包含第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第五P沟道晶体管、第六P沟道晶体管、第七P沟道晶体管、第八P沟道晶体管、第九P沟道晶体管、第一N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管、第四N沟道晶体管、第五N沟道晶体管、第六N沟道晶体管、第七N沟道晶体管、第八N沟道晶体管、第九N沟道晶体管及第十N沟道晶体管；所述第二多个晶体管包含第十一N沟道晶体管、第十二N沟道晶体管、第十三N沟道晶体管、第十四N沟道晶体管及第十五N沟道晶体管；所述第三多个晶体管包含第十P沟道晶体管、第十一P沟道晶体管、第十二P沟道晶体管、第十三P沟道晶体管及第十四P沟道晶体管；所述第一、第二及第三多个晶体管中的每一晶体管包含源极、漏极及栅极；所述第十一、第十二、第十三、第十四及第十五N沟道晶体管的所述栅极经耦合以接收所述第一断电信号；且所述第十、第十一、第十二、第十三及第十四P沟道晶体管的所述栅极耦合到所述电平移位电路以接收所述第二断电信号。27.根据权利要求26所述的运算跨导放大器，其中所述第十、第十一、第十二、第十三及第十四P沟道晶体管的所述源极耦合到所述电源轨道，所述第十四P沟道晶体管的所述漏极耦合到所述第七P沟道晶体管的所述源极，所述第七P沟道晶体管的所述漏极耦合到所述第九P沟道晶体管的所述源极，所述第九P沟道晶体管的所述漏极耦合到所述第九N沟道晶体管的所述漏极，所述第九N沟道晶体管的所述源极耦合到所述第七N沟道晶体管的所述漏极，所述第七N沟道晶体管的所述源极耦合到所述第五N沟道晶体管的所述漏极，所述第五N沟道晶体管的所述源极耦合到所述第十五N沟道晶体管的所述漏极，所述第十五N沟道晶体管的所述源极耦合到所述接地轨道，所述第十三P沟道晶体管的所述漏极耦合到所述第六P沟道晶体管的所述源极，所述第六P沟道晶体管的所述漏极耦合到所述第八P沟道晶体管的所述源极，所述第八P沟道晶体管的所述漏极耦合到所述第八N沟道晶体管的所述漏极，所述第八N沟道晶体管的所述源极耦合到所述第六N沟道晶体管的所述漏极，所述第六N沟道晶体管的所述源极耦合到所述第五N沟道晶体管的所述漏极，所述第十二P沟道晶体管的所述漏极耦合到所述第四P沟道晶体管的所述源极，所述第四P沟道晶体管的所述漏极耦合到所述第五P沟道晶体管的所述源极，所述第五P沟道晶体管的所述漏极耦合到所述第十N沟道晶体管的所述漏极，所述第十N沟道晶体管的所述源极耦合到所述第四N沟道晶体管的所述漏极，所述第四N沟道晶体管的所述源极耦合到所述第十四N沟道晶体管的所述漏极，所述第十四N沟道晶体管的所述源极耦合到所述接地轨道，所述第十一P沟道晶体管的所述漏极耦合到所述第二P沟道晶体管的所述源极，所述第二P沟道晶体管的所述漏极耦合到所述第三P沟道晶体管的所述源极，所述第三P沟道晶体管的所述漏极耦合到所述第三N沟道晶体管的所述漏极，所述第三N沟道晶体管的所述源极耦合到所述第十三N沟道晶体管的所述漏极，所述第十三N沟道晶体管的所述源极耦合到所述接地轨道，所述第十P沟道晶体管的所述漏极耦合到所述第一P沟道晶体管的所述源极，所述第一P沟道晶体管的所述漏极耦合到所述第二N沟道晶体管的所述漏极，所述第二N沟道晶体管的所述源极耦合到所述第十二N沟道晶体管的所述漏极，所述第十二N沟道晶体管的所述源极耦合到所述接地轨道，所述第四N沟道晶体管的所述漏极耦合到所述第五N沟道晶体管的所述漏极，所述第十N沟道晶体管的所述漏极耦合到所述第十N沟道晶体管的所述栅极及到所述第八N沟道晶体管的所述栅极，所述第九N沟道晶体管的所述栅极耦合到所述第八N沟道晶体管的所述栅极，所述第一P沟道晶体管的所述漏极耦合到所述第一P沟道晶体管的所述栅极及到所述第三P沟道晶体管的所述栅极，所述第三P沟道晶体管的所述栅极耦合到所述第五P沟道晶体管的所述栅极及到所述第八P沟道晶体管的所述栅极，所述第八P沟道晶体管的所述栅极耦合到所述第九P沟道晶体管的所述栅极，所述第二P沟道晶体管的所述栅极耦合到所述第三P沟道晶体管的所述漏极及到所述第四P沟道晶体管的所述栅极，所述第四P沟道晶体管的所述栅极耦合到所述第六P沟道晶体管的所述栅极及到所述第七P沟道晶体管的所述栅极，所述第十一N沟道晶体管的所述源极耦合到所述接地轨道，且所述第一N沟道晶体管的所述栅极耦合到所述第二N沟道晶体管的所述栅极及到所述第一N沟道晶体管的所述漏极，所述第一N沟道晶体管的所述源极耦合到所述第H"^—N沟道晶体管的所述漏极，所述第五N沟道晶体管的所述栅极耦合到所述第四N沟道晶体管的所述栅极及到所述第三N沟道晶体管的所述栅极，且所述第三N沟道晶体管的所述栅极耦合到所述第二N沟道晶体管的所述栅极及到所述第一N沟道晶体管的所述栅极。28.根据权利要求27所述的运算跨导放大器，其中所述第一、第二及第三多个晶体管中的所述每一晶体管为互补金属氧化物半导体晶体管。29.根据权利要求26所述的运算跨导放大器，其中所述预定电源电压在2.1与2.3伏之间；且所述可靠性电压极限在1.2与1.4伏之间。30.根据权利要求26所述的运算跨导放大器，其中所述预定电源电压小于所述可靠性电压极限的两倍。31.根据权利要求26所述的运算跨导放大器，其中所述第一、第二及第三多个晶体管中的所述每一晶体管以65纳米技术来制造。32.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述电源轨道与所述接地轨道之间提供预定电源电压；第一多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的可靠性电压极限制造；用于响应于第一断电信号而选择性连接所述第一多个晶体管与所述接地轨道及将其断开连接的装置，所述第一断电信号在第一低电压电平与第一高电压电平之间改变；用于响应于第二断电信号而连接所述第一多个晶体管与所述电源轨道及将其断开连接的装置；以及用于从所述第一断电信号产生所述第二断电信号的装置，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于第二低电压电平，所述第二断电信号响应于处于所述第一高电压电平的所述第一断电信号而处于第二低电压电平，第二高电压电平不同于所述第一高电压电平，所述第二低电压电平不同于所述第一低电压电平。33.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一预定电源电压；第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间提供第二预定电源电压；以及多个金属氧化物半导体晶体管，其按照小于所述第一预定电源电压的可靠性电压极限制造，所述可靠性极限大约为所述第二预定电源电压，所述多个晶体管包含第一P沟道晶体管、第二P沟道晶体管、第三P沟道晶体管、第四P沟道晶体管、第五P沟道晶体管、第六P沟道晶体管、第七P沟道晶体管、第八P沟道晶体管、第九P沟道晶体管、第十P沟道晶体管、第十一P沟道晶体管、第十二P沟道晶体管、第十三P沟道晶体管、第一N沟道晶体管、N沟道晶体管、第二N沟道晶体管、第三N沟道晶体管、第四N沟道晶体管、第五N沟道晶体管、第六N沟道晶体管、第七N沟道晶体管、第八N沟道晶体管、第九N沟道晶体管、第十N沟道晶体管、第十一N沟道晶体管、第十二N沟道晶体管、第十三N沟道晶体管、第十四N沟道晶体管及第十五N沟道晶体管，所述多个晶体管中的每一晶体管包含栅极、源极及漏极；其中所述第一、第二、第四、第六及第七P沟道晶体管的所述源极耦合到所述第一电源轨道；所述第十一、第十二、第十三、第十四及第十五N沟道晶体管的所述源极耦合到所述接地轨道；所述第十一、第十二、第十三、第十四及第十五N沟道晶体管的每一栅极经配置以接收第一断电信号；所述第七P沟道晶体管的所述漏极耦合到所述第九P沟道晶体管的所述源极，所述第九P沟道晶体管的所述漏极耦合到所述第九N沟道晶体管的所述漏极及到所述第十三P沟道晶体管的所述漏极，所述第九N沟道晶体管的所述源极耦合到所述第七N沟道晶体管的所述漏极，所述第七N沟道晶体管的所述源极耦合到所述第五N沟道晶体管的所述漏极及到所述第六N沟道晶体管的所述源极，所述第五N沟道晶体管的所述源极耦合到所述第十五N沟道晶体管的所述漏极，所述第六P沟道晶体管的所述漏极耦合到所述第八P沟道晶体管的所述源极，所述第八P沟道晶体管的所述漏极耦合到所述第八N沟道晶体管的所述漏极及到所述第十二P沟道晶体管的所述漏极，所述第八N沟道晶体管的所述源极耦合到所述第六N沟道晶体管的所述漏极，所述第十二P沟道晶体管的所述源极耦合到所述第十三P沟道晶体管的所述源极及到所述第二电源轨道，所述第十二P沟道晶体管的所述栅极耦合到所述第十三P沟道晶体管的所述栅极，所述第九N沟道晶体管的所述栅极耦合到所述第八N沟道晶体管的所述栅极及到所述第十N沟道晶体管的所述栅极，所述第四P沟道晶体管的所述漏极耦合到所述第五P沟道晶体管的所述源极，所述第五P沟道晶体管的所述漏极耦合到所述第十N沟道晶体管的所述漏极及到所述第十一P沟道晶体管的所述漏极，所述第十N沟道晶体管的所述漏极耦合到所述第十N沟道晶体管的所述栅极，所述第十N沟道晶体管的所述源极耦合到所述第四N沟道晶体管的所述漏极及到所述第六N沟道晶体管的所述源极，所述第四N沟道晶体管的所述源极耦合到所述第十四N沟道晶体管的所述漏极，所述第二P沟道晶体管的所述漏极耦合到所述第三P沟道晶体管的所述源极，所述第三P沟道晶体管的所述漏极耦合到所述第二P沟道晶体管的所述栅极及到所述第三N沟道晶体管的所述漏极，所述第三N沟道晶体管的所述源极耦合到所述第十三N沟道晶体管的所述漏极，所述第一P沟道晶体管的所述栅极耦合到所述第一P沟道晶体管的所述漏极及到所述第三P沟道晶体管的所述栅极，所述第三P沟道晶体管的所述栅极耦合到所述第五P沟道晶体管的所述栅极及到所述第八P沟道晶体管的所述栅极，所述第八P沟道晶体管的所述栅极耦合到所述第九P沟道晶体管的所述栅极，所述第二P沟道晶体管的所述栅极耦合到所述第四P沟道晶体管的所述栅极及到所述第六P沟道晶体管的所述栅极，所述第六P沟道晶体管的所述栅极耦合到所述第七P沟道晶体管的所述栅极，所述第一P沟道晶体管的所述漏极耦合到所述第二N沟道晶体管的所述漏极，所述第二N沟道晶体管的所述源极耦合到所述第十二N沟道晶体管的所述漏极，所述第一N沟道晶体管的所述栅极耦合到所述第二N沟道晶体管的所述栅极及到所述第十p沟道晶体管的所述漏极，所述第一N沟道晶体管的所述源极耦合到所述第十一N沟道晶体管的所述漏极，所述第一N沟道晶体管的所述栅极耦合到所述第一N沟道晶体管的所述漏极，所述第十P沟道晶体管的所述源极耦合到所述第二电源轨道，所述第二N沟道晶体管的所述栅极耦合到所述第三N沟道晶体管的所述栅极及到所述第四N沟道晶体管的所述栅极，所述第四N沟道晶体管的所述栅极耦合到所述第五N沟道晶体管的所述栅极，且所述第十P沟道晶体管及所述第十二P沟道晶体管的所述栅极经配置以接收第二断电信号，所述第二断电信号的栅极与所述第一断电信号反相。34.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一预定电源电压；第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间提供第二预定电源电压；第一多个晶体管，其经配置以提供放大，所述多个晶体管中的每一晶体管按照小于所述第一预定电源电压的可靠性极限制造，所述可靠性极限大约为所述第二预定电源电压；一对输出连接；一对晶体管，其经配置以在所述放大器的关断期间将所述对输出连接的每一输出连接拉到所述第二预定电源电压；以及第二多个晶体管，其介入于所述第一多个晶体管与所述接地轨道之间，第三多个晶体管经配置以在所述关断期间选择性地将所述第一多个晶体管与所述电源轨道断开连接。35.根据权利要求34所述的运算跨导放大器，其中-所述第一预定电源电压在2.1与2.3伏之间；且所述第二预定电源电压在1.1与1.3伏之间。36.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述电源轨道与所述接地轨道之间提供预定电源电压；第一多个金属氧化物半导体晶体管，其按照小于所述预定电源电压的预定可靠性电压极限制造；非电平移位装置，其用于防止在关断期间电压应力超过所述第一多个晶体管中的每一晶体管的所述预定可靠性电压极限。37.—种操作运算跨导放大器的方法，所述方法包含提供按照预定可靠性电压极限制造的放大及偏压核心晶体管向所述放大及偏压核心晶体管提供电源电压，所述电源电压超过所述预定可靠性电压极限；在关断期间，将所述放大器的输出箝位到不会超过所述预定可靠性电压极限的vddL电压；以及在所述关断期间，将所述放大及偏压核心晶体管与接地断开连接。38.根据权利要求37所述的方法，其进一步包含在所述关断期间，将所述放大器的至少两个额外节点箝位到所述vddL电压。39.—种操作运算跨导放大器的方法，所述方法包含-提供按照预定可靠性电压极限制造的放大及偏压核心晶体管；向所述放大及偏压核心晶体管提供电源电压，所述电源电压超过所述预定可靠性极限；接收第一断电信号；通过使所述第一断电信号反相及电平移位而产生第二断电信号，其中所述第二断电信号在所述预定可靠性电压极限与所述电源电压之间改变；在断电期间使用所述第一断电信号将所述放大及偏压核心晶体管与所述放大器的接地轨道电隔离；以及在断电期间使用所述第二断电信号将所述放大及偏压核心晶体管与所述电源电压电隔离。40.根据权利要求39所述的方法，其中所述电源电压在2.1与2.3伏之间；且所述预定可靠性电压极限在1.1与1.3伏之间。41.一种操作运算放大器的方法，所述方法包含提供按照预定可靠性电压极限制造的放大及偏压核心晶体管；向所述放大及偏压核心晶体管提供电源电压，所述电源电压超过所述预定可靠性电压极限；向所述放大及偏压核心晶体管的至少两者的栅极提供偏压，所述偏压不超过所述预定可靠性电压极限。42.根据权利要求41所述的方法，其中所述预定可靠性所述偏压在1.1与1.3伏之间'且所述电源电压在2.1与2.3伏之间。43.—种运算跨导放大器，其包含接地轨道；第一电源轨道，其经配置以连接到第一电源，所述第一电源在所述第一电源轨道与所述接地轨道之间提供第一电源电压；第二电源轨道，其经配置以连接到第二电源，所述第二电源在所述第二电源轨道与所述接地轨道之间提供第二电源电压，所述第二电源电压小于所述第一电源电压；输入级；输出级，其耦合到所述输入级，所述输出级包含第一侧及第二侧，所述第一侧包含第一放大晶体管、第一偏压晶体管及第一多个保护晶体管，所述第二侧包含第二放大晶体管、第二偏压晶体管及第二多个保护晶体管，所述第一放大晶体管、第一偏压晶体管、第一多个保护晶体管、第二放大晶体管、第二偏压晶体管及第二多个保护晶体管中的每一晶体管包含漏极、栅极及源极；其中所述第一侧的所述晶体管串联连接于所述第一电源轨道与所述接地轨道之间；所述第二侧的所述晶体管串联连接于所述第一电源轨道与所述接地轨道之间；所述第一侧的所述晶体管按照小于所述第一电源电压的可靠性电压极限制造；所述第二侧的所述晶体管按照所述可靠性电压极限制造；且所述第一及第二多个保护晶体管的所述栅极耦合到所述第二电源轨道。44.根据权利要求43所述的运算放大器，其中所述第一电源电压在2.1与2.3伏之间；且所述第二电源电压在1.2与1.4伏之间。45.根据权利要求43所述的运算放大器，其中所述第一电源电压小于所述第二电源电压的两倍。全文摘要由核心晶体管制成的互补金属氧化物半导体(CMOS)电路能够从具有超过所述晶体管的可靠性极限的电压的IO电源可靠地操作。在实施例中，将运算放大器的偏压部分地改变成对应于所述可靠性极限的固定电压。在实施例中，开关电容器网络由包括核心晶体管的一个或一个以上放大器及开关制成，但并不将所述核心晶体管暴露于超过其可靠性极限的电压。在实施例中，运算跨导放大器(OTA)包括核心晶体管且从IO电源操作。可使用用于移位断电信号的电平的电平移位器来避免在关断期间所述OTA的核心晶体管的过度电压应力。可使用非电平移位装置箝位所述OTA的输出电压及选定的内部电压，从而还避免在关断期间所述核心晶体管的过度电压应力。文档编号H03F1/14GK101682300SQ200880015149公开日2010年3月24日申请日期2008年3月27日优先权日2007年3月30日发明者苗国庆,赛福拉·巴扎亚尼申请人:高通股份有限公司