专利名称：产生时钟信号的电路和方法
技术领域：
本发明一般涉及电子电路，并且特别涉及产生时钟信号的电路和方法，以及包括 产生时钟信号的所述电路的实时时钟设备。
背景技术：
晶体振荡器是一种使用压电材料振动晶体的机械谐振产生具有精确频率的电信 号的电子电路。该频率通常被用来计时(例如在石英手表中)，为数字集成电路提供稳定的 时钟信号，以及稳定无线收发器的频率。最常见类型的压电谐振器是石英晶体，因此基于这 种晶体的振荡电路被称为“晶体振荡器”。依赖于具体制造过程，例如晶体坯的切割角度，每个石英晶体都有一个独特的谐 振频率。角度误差越大，谐振频率和标称频率的差额越大。此外，环境的变化，包括温度、 湿度、压力和振动，也会改变石英晶体的谐振频率，并且导致在包括例如实时时钟(RTC)设 备、通信终端等的系统中的时间信息或者时钟信号的精度的下降。一种用来补偿上述时间或者信号误差的方法是通过在晶体上增加额外的电容负 载来调节该晶体振荡器的振荡频率。另一种方法是通过删除或者插入时钟脉冲来周期性的 调整频率。从而获得优于3-5ppm的精度。因此需要一种电路和方法用以产生更高精度的时钟信号。
发明内容
在一个实施例中，公开了一种电路。该电路包括分频器，该分频器配置成接收振荡 器产生的振荡信号并且对该振荡信号分频得到时钟信号，其中该分频器的分频比被设置为 以下值中的一个该振荡器的谐振频率的整数部分，和该振荡器的谐振频率的整数部分加 1。在另一实施例中，公开了一种实时时钟设备。该实时时钟设备包括一种电路，该电 路包括分频器，该分频器配置成接收振荡器产生的振荡信号并且对该振荡信号分频得到时 钟信号，其中该分频器的分频比被设置为以下值中的一个该振荡器的谐振频率的整数部 分，和该振荡器的谐振频率的整数部分加1。在又一实施例中，公开了一种方法。该方法包括对振荡器产生的振荡信号分频产 生时钟信号，其中分频比被设置为以下值中的一个该振荡器的谐振频率的整数部分，和该 振荡器的谐振频率的整数部分加1。上文已经概括而非宽泛地给出了本公开内容的特征。本公开内容的附加特征将在 此后描述，其形成了本发明权利要求的主题。本领域技术人员应当理解，可以容易地使用所 公开的构思和具体实施方式
，作为修改和设计其他结构或者过程的基础，以便执行与本发 明相同的目的。本领域技术人员还应当理解，这些等同结构没有脱离所附权利要求书中记 载的本发明的主旨和范围。
为了更完整地理解本公开以及其优点，现在结合附图参考以下描述，其中图1示出根据一个实施例的用于产生时钟信号的电路；图2示出根据一个实施例的产生时钟信号的流程图；图3示出图1的时钟信号的波形；图4示出根据另一实施例的用于产生时钟信号的电路；图5示出根据另一实施例的产生时钟信号的流程图；图6示出图4的电路的一个实施例；图7示出根据一个实施例的图6所示的控制系统运作的流程图；图8示出图6的时钟信号的波形；以及图9图示根据一个实施例的包括图6所示的用于产生时钟信号的电路的实时时钟 设备。除非指明，否则不同附图中的相应标记和符号一般表示相应的部分。绘制附图是 为了清晰地示出本公开内容的实施方式的有关方面，而未必是按照比例绘制的。为了更为 清晰地示出某些实施方式，在附图标记之后可能跟随有字母，其指示相同结构、材料或者过 程步骤的变形。
具体实施例方式下面详细讨论实施例的实施和使用。然而，应当理解，所讨论的具体实施例仅仅示 范性地说明实施和使用本发明的特定方式，而非限制本发明的范围。图1示出根据一个实施例的用于产生时钟信号的电路100。该电路100包括振荡 器101和耦合到该振荡器101的分频器102。以下结合图2所示的产生时钟信号的流程图详细描述图1的电路100的运作。在步骤S201中，分频器102接收振荡器101产生的振荡信号并且对该振荡信号分 频得到时钟信号。该分频器102的分频比被设置为该振荡器101的谐振频率的整数部分或 者该振荡器101的谐振频率的整数部分加1。可以理解，在电路100的另一个实施例中，振荡器101可以是一个外部元器件而不 包括在电路100中。在一个实施例中，振荡器101包括一个或者多个放大器和一个反馈网络以进行频 率选择。具体地，在一个实施例中，该反馈网络可以包括机械谐振器，例如，石英晶体或者陶 瓷谐振器。备选地，包括电阻和电容的移相电路可以被应用于该反馈网络。振荡器101中包括的振荡源，例如石英晶体，具有标称频率，然而，由于具体制造 过程和环境变化，例如温度、湿度、压力和振动，振荡器101的实际谐振频率可能不同于标 称频率。例如，由于具体制造过程，包括标称频率为32768Hz的石英晶体的振荡器101的实 际谐振频率可以是32771. 45Hz。该振荡器101的实际谐振频率可以片上测试，例如通过与 一个稳定、高频信号比较的方法，或者片外测试，例如通过一个示波器。在一个实施例中，分频器102是一个可编程η分频计数器，该计数器包括级联的触 发器。该分频器102是可编程的，例如通过在一个终端用户可操作的寄存器中存储一个期 望分频比η。在输入振荡信号的每个上升沿和/或下降沿，该触发器翻转，也就是改变状态。一旦对应分频比η的状态被检测到，该分频器102即输出一个时钟脉冲，同时该触发器被复 位。通过这种方式，在每次复位脉冲之间的计数值即为η。分频器102的分频比是可调的并且基于振荡器101的谐振频率被设置。当振荡 器101的实际谐振频率为，例如，32771. 45Hz时，分频器102的分频比被设置为32771或者 32772。分频器102的频率上限根据振荡器101的实际谐振频率被设计。对于一个χ-比 特分频器102，“x”应该被选择以使得振荡器101的实际谐振频率在范围0至2X-1内，其中 “X”是一个整数。在一个实施例中，分频器102是一个可编程16-比特预分频器，其分频比 为0至65535的任意整数。如图3所示，以振荡器101的实际谐振频率f\为32771. 45Hz和分频器102的分
频比η为32771为例，分频器102产生的时钟信号的频率约为1Hz，该时钟信号的误差为
t η 1 32771 ^7
1--= 1-- 13.7 nr m
f、 32771.45 PP °图4示出根据另一实施例的用于产生时钟信号的电路200。如图4所示，电路200 的一个实施例包括图1的电路100，控制系统201和负载202。以下结合图5所示的产生时钟信号的流程图详细描述图4的电路200的运作。在步骤S501中，分频器102耦合到振荡器101以接收该振荡器101产生的振荡信 号并且对该振荡信号分频得到时钟信号。该分频器102的分频比被设置为振荡器101的谐 振频率的整数部分或者振荡器101的谐振频率的整数部分加1。可以理解，在电路200的另一个实施例中，振荡器101可以是一个外部元器件而不 包括在电路200中。在步骤S502中，控制系统201基于第一数值和振荡器101产生的振荡信号控制负 载202与振荡器101的连接。在一个实施例中，第一数值被设置成最接近fXn-f^/^-f》的整数，其中表 示当负载202与振荡器101断开时振荡信号的频率，f2表示当负载202与振荡器101连接 时振荡信号的频率，η表示分频器102的分频比。在一个实施例中，如图6所示，控制系统201包括计数器2011，寄存器2012，比较 器2013和控制模块2014。以下结合图7所示的流程图详细描述图6的控制系统201的运作。计数器2011耦合到振荡器101和分频器102以分别接收振荡器101产生的振荡 信号和分频器102产生的时钟信号。在步骤S701中，计数器2011对振荡信号的振荡计数并且响应于时钟信号被复位。 在一个实施例中，计数器2011对振荡信号的振荡计数并且在时钟信号的上升沿或者下降 沿被复位。该计数器2011输出的计数值被施加到比较器2013的第一输入端，例如，正输入端。寄存器2012是可编程的并且存储第一数值。该第一数值被施加到比较器2013的 第二输入端，例如，负输入端。在步骤S702中，比较器2013比较计数器2011提供的计数值和寄存器2012提供 的第一数值。基于比较结果，例如，当计数值超过第一数值时，该比较器2013的输出改变状态。通常，比较器可以用逻辑门电路实现。例如，一个简单的ι-比特比较器可以采用两个 非门和两个与门实现，一个多比特比较器可以采用级联的多个简单比较器实现。在一个实 施例中，该比较器2013通过级联四个4-比特比较器实现，并且先比较高比特位，如果一个 比较结果已经获得，就不需要再比较低比特位。控制模块2014耦合到比较器2013以接收该比较器2013的输出。如果比较被满 足，那么在步骤S703中，控制模块2014将负载202连接到振荡器101 ；如果比较不被满足， 那么在步骤S704中，控制模块2014将负载202与振荡器101的连接断开。在一个实施例中，当计数值小于或者等于第一数值时，该比较器2013的输出保持 恒定状态，例如，逻辑低或者逻辑高，并且负载202与该振荡器101断开。一旦计数值超过 第一数值，该比较器2013的输出改变状态，例如，从逻辑低变至逻辑高或者从逻辑高变至 逻辑低，由此，控制模块2014将负载202连接至振荡器101。在一个实施例中，控制模块 2014是一个η沟道增强型M0SFET，比较器2013的输出被施加到该MOSFET的栅极。当比较 器2013的输出为逻辑高时，MOSFET的源极和漏极之间形成导电沟道并且负载202被连接 到振荡器101。当比较器2013的输出是逻辑低时，沟道被截断并且负载202与振荡器101 的连接被断开。在可替换的实施例中，也可以使用P沟道M0SFET，双极型晶体管，或者二极 管。在一个实施例中，负载202是一个容性负载，其包括，例如，一个电容或者多个电 容。在一个可替换的实施例中，负载202是一个感性负载包括，例如，一个电感或者多个电感。当负载202为等效于加在振荡器101两端的并联容性负载时，振荡器101产生的 振荡信号的频率被减慢。当负载202为等效于加在振荡器101两端的串联容性负载时，振荡 器101产生的振荡信号的频率被加快。该容性负载的电容值被设置为使得|f\_f2| > IHz, 例如，约15pF或者20pF。应该注意，输入到分频器102的分频比取决于该容性负载和振荡器101之间的配 置。如果该容性负载是等效并联容性负载，该分频器102的分频比被设置为振荡器101的 谐振频率的整数部分。如果该容性负载为等效串联容性负载，该分频器102的分频比被设 置为振荡器101的谐振频率的整数部分加1。在下文中，仅为示例性的目的，以容性负载是等效并联容性负载为示例描述电路 200的运作。应当理解，关于等效串联容性负载，本领域的普通技术人员也能够充分理解电 路200的实现和/或相关方法的运作。进一步为示例性的目的，假设测量到的振荡器101的谐振频率为32771. 45Hz，容 性负载的电容值为20pF，并且当该容性负载被连接到振荡器101时该振荡器101产生的振 荡信号的频率f2为32770. 35Hz。那么，输入到分频器102的分频比η为32771，其为振荡 器101的谐振频率的整数部分。分频器102接收频率为32771. 45Hz的振荡信号并且对该振荡信号分频得到时钟 信号。计数器2011接收振荡器101产生的振荡信号和分频器102产生的时钟信号，对该振 荡信号的振荡计数，并且响应于该时钟信号，例如在该时钟信号的上升沿或者下降沿被复 位。比较器2013比较计数器2011输出的计数值和寄存器2012提供的第一数值。第一数值 m为 19365，其为最接近 f^Oi-f》Afff2)的整数，其中 = 32771. 45Hz，f2 = 32770. 35Hz,η = 32771。在一个实施例中，f2是负载202连接至振荡器101时测量得到的值。当计数值小于或者等于19365时，比较器2013的输出保持恒定状态，容性负载 与振荡器101的连接断开，并且振荡器101输出频率为32771. 45Hz的振荡信号。当计数 值超过19365时，比较器2013的输出改变状态，由此，控制模块2014将容性负载连接到振 荡器101，使得振荡器101产生的振荡信号的频率被减慢，并且该振荡器101输出频率为 32770. 35Hz的振荡信号。如图8所示，在一个时钟信号周期内，振荡器101产生的振荡信号的前19365个振 荡的频率为32771. 45Hz，后13406个振荡，即η和m的差值，的频率为32770. 35Hz。因此， 分频器102产生的时钟信号的频率约为1Hz，时钟信号的误差为
,(m n-m、 . , 19365 13406、1-(- +-) = 1 - (-+-) 0.00005354 ppm。
f232771.45 32770.35在一个实施例中，图1所示的电路100，图4和图6所示的电路200被用于一个实 时时钟设备。可替换地，电路100和电路200也可以用于，例如，一个计时器和信号同步装置。图9示出根据一个实施例的一个实时时钟设备300，其包括图6所示的电路200。在图9中，实时时钟器件300还包括日历301，该日历301耦合到分频器102，并且 该分频器102产生的时钟信号被施加到日历301。日历301根据该时钟信号，例如，在该时 钟信号的上升沿或者下降沿，更新计数值和显示时间。在本公开中，为示范目的，电路实施例的运作参照方法实施例描述。然而，应该理 解本公开中电路的运作和方法的实现互相独立。也就是说，所公开的电路实施例可以依照 其他方法运作，所公开的方法实施例可以通过其他电路实现。本领域技术人员还将容易地理解的是，材料和方法可以变化，同时仍然处于本发 明的范围之内。还将理解的是，除了用来示出实施方式的具体上下文之外，本发明提供了多 种可应用的创造性构思。因此，所附权利要求意在将这些过程、机器、制品、组合物、装置、方 法或者步骤包括在其范围之内。
权利要求
1.一种电路，其包括分频器，其配置成接收振荡器产生的振荡信号并且对所述振荡信号分频得到时钟信 号，其中所述分频器的分频比被设置为以下值中的一个所述振荡器的谐振频率的整数部 分，和所述振荡器的谐振频率的整数部分加1。
2.根据权利要求1所述的电路，还包括控制系统，其配置成基于第一数值和所述振荡器产生的振荡信号控制负载和所述振荡 器之间的连接；其中所述第一数值被设置成最接近 ^Οι- ^/^- ^的整数，其中&表示当所述负载 与所述振荡器断开时所述振荡信号的频率，f2表示当所述负载与所述振荡器连接时所述振 荡信号的频率，η表示所述分频器的分频比。
3.根据权利要求2所述的电路，所述控制系统还包括计数器，其配置成接收所述振荡信号和所述时钟信号，对所述振荡信号的振荡计数，并 且响应于所述时钟信号被复位；寄存器，其配置成存储并提供所述第一数值；比较器，其配置成比较所述计数值和所述第一数值；以及控制模块，其配置成接收所述比较器的输出，并且当所述比较被满足时将所述负载连 接到所述振荡器，当所述比较不被满足时将所述负载与所述振荡器的连接断开。
4.根据权利要求1至3中任一项所述的电路，还包括耦合到所述分频器的所述振荡器， 其配置成产生所述振荡信号并提供所述振荡信号给所述分频器。
5.根据权利要求2或3所述的电路，其中所述负载是容性负载。
6.根据权利要求5所述的电路，其中所述容性负载的电容值被设置成使得|fi-f2|>IHz。
7.根据权利要求3所述的电路，其中所述计数器在以下情况之一被复位所述时钟信 号的上升沿，和所述时钟信号的下降沿。
8.根据权利要求1所述的电路，其中所述振荡器包括石英晶体。
9.一种实时时钟设备，其包括根据权利要求1所述的电路。
10.根据权利要求9所述的实时时钟设备，还包括日历，其中所述日历被配置成接收所 述时钟信号并且显示时间。
11.一种方法，其包括对振荡器产生的振荡信号分频得到时钟信号，其中分频比被设置为以下值中的一个 所述振荡器的谐振频率的整数部分，和所述振荡器的谐振频率的整数部分加1。
12.根据权利要求11所述的方法，还包括基于第一数值和所述振荡器产生的振荡信号控制负载和所述振荡器之间的连接；其中所述第一数值被设置成最接近 ^Οι- ^/^- ^的整数，其中&表示当所述负载 与所述振荡器断开时所述振荡信号的频率，f2表示当所述负载与所述振荡器连接时所述振 荡信号的频率，η表示所述分频器的分频比。
13.根据权利要求12所述的方法，所述控制步骤还包括对所述振荡器产生的振荡信号的振荡计数，并且响应于所述时钟信号对所述振荡重新 计数；比较所述计数值和所述第一数值； 当所述比较被满足时将所述负载连接到所述振荡器；以及 当所述比较不被满足时将所述负载与所述振荡器的连接断开。
14.根据权利要求12或13所述的方法，其中所述负载是容性负载。
15.根据权利要求14所述的方法，其中所述容性负载的电容值被设置成使得|fi-f2|>IHz。
16.根据权利要求11所述的方法，其中所述振荡器包括石英晶体。
全文摘要
一种电路包括分频器，该分频器被配置成接收振荡器产生的振荡信号并且对该振荡信号分频得到时钟信号，其中分频器的分频比被设置为以下值中的一个振荡器的谐振频率的整数部分，和振荡器的谐振频率的整数部分加1。
文档编号H03L1/00GK102118159SQ20091026077
公开日2011年7月6日 申请日期2009年12月30日 优先权日2009年12月30日
发明者葛绍献 申请人:意法半导体研发(深圳)有限公司