专利名称：：信号延迟装置与方法及使用此信号延迟装置的存储器装置的制作方法
技术领域：
：本发明涉及信号延迟装置、使用此信号延迟装置的存储器装置、以及信号延迟方法，特别涉及可提供一确切延迟量的信号延迟装置、使用此信号延迟装置的存储器装置、以及信号延迟方法。
背景技术：
：图1绘示了先前技术的存储器装置100。如图1所示，存储器装置100包含了存储器模块101以及控制电路103。控制电路103会通过信号通道113-119对存储器芯片105-111进行存取。而在早期的电子装置中，会使用四层板的电路板，因此各信号通道线和电压线、地电位线之间可以有充足的空隙，因此信号通道线之间不大会有不匹配的问题。然而，现今为了电子装置的微小化以及成本的降低，通常会使用两层板，如此一来信号通道线和电压线、地电位线等等会变得相当紧密而相互形成干扰，因此各信号通道线会有不匹配的状况。有相当多的技术被发展出来克服这个问题。举例来说，美国专利号US4，795，923的美国专利中，以模拟信号的方式来进行信号不匹配的补偿。此外，在美国专利号US6，137，734的美国专利中，利用不断尝试错误的方式，来选择正确的补偿路径。然而，这些技术都有其缺点存在。举例来说，模拟信号具有不易控制的问题。而利用不断尝试错误的方式来进行补偿，相当浪费时间以及需要大量的电路面积。
发明内容因此，本发明的一目的为提供一种可提供确切延迟量和能够简单控制的信号延迟装置和信号延迟方法。本发明的一实施例公开了一种信号延迟装置，包含周期数字化电路，用以数字化参考时钟信号的周期来产生数字化参考周期；以及延迟控制信号产生器，用以根据该数字化参考周期、参考频率以及所需延迟指示信号来产生延迟控制信号；以及延迟电路，用以根据该延迟控制信号来延迟输入信号以产生输出信号。本发明的实施例公开了一种存储器装置，包含多个存储器芯片；控制电路；多个信号通道，其中该控制电路与这些存储器芯片利用这些信号通道进行信号传递延迟控制电路，用以使这些信号通道的信号传递同步。延迟控制电路包含周期数字化电路，用以数字化参考时钟信号的周期来产生数字化参考周期；以及延迟控制信号产生器，用以根据该数字化参考周期、参考频率以及所需延迟指示信号来产生延迟控制信号；以及延迟电路，用以根据该延迟控制信号来延迟来自该信号通道其中之一的输入信号以产生输出信号至该信号通道。本发明的又一实施例公开了一种信号延迟方法，包含数字化一参考时钟信号的周期来产生一数字化参考周期；根据该数字化参考周期、参考频率以及所需延迟指示信号来产生延迟控制信号；以及以该延迟控制信号来控制延迟电路，以延迟输入信号以产生输出信号。根据前述的实施例，可数字化的控制电路，可提供确切的延迟值，而且可以同时使用多个延迟电路以及多个延迟控制信号，来各别控制各个延迟电路。此外，利用这样的机制，延迟电路可以不需要为了减少信号传递间的干扰，而被限定成要靠近延迟控制电路，增加了电路设计的弹性并缩小了电路面积。图1绘示了已知技术中的存储器装置的方块图。图2绘示了根据本发明的一实施例的信号延迟装置。图3绘示了图2所示的延迟控制电路的其中一例。图4、图5和图6绘示了图3所示的周期数字化电路的示范性结构。图7绘示了根据本发明的一实施例的信号延迟方法。主要元件符号说明100存储器装置101存储器模块103控制电路103105-111存储器芯片113-119信号通道200信号延迟装置201延迟控制电路203延迟电路301周期数字化电路303延迟控制信号产生器401、405计数器403判断器409计算电路411振荡晶体503相位比较器505移位寄存器507延迟线509-517延迟级601-605XN0R门607-613D型触发器615-629逻辑门具体实施例方式在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，如果文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图2绘示了根据本发明的一实施例的信号延迟装置200。如图2所示，信号延迟装置200包含了一延迟控制电路201以及一延迟电路203。延迟控制电路201接收一参考时钟信号RCLK以及一所需延迟指示信号DCW。DCW在此例中为一字码(wordcode)形态，并根据参考时钟信号RCLK的一参考频率FCW(此例中亦为一字码形态)以及所需延迟指示信号DCW来产生一延迟控制信号CS。延迟电路203用以根据延迟控制信号CS来延迟一输入信号IN以产生一输出信号Out。参考频率FCW可为事先得知，或者等参考时钟信号RCLK输入延迟控制电路201再计算而出。所需延迟值可以是直接将所希望的延迟值以字码形式输入至延迟控制信号产生器303。或者，可以将所希望的延迟值输入以一对照表(mappingtable，可存储在一存储装置内)来产生所需延迟指示信号DCW。如此，可以确切控制延迟电路203得到所需的延迟值。在一实施例中，延迟电路203包含了多个可程序缓冲器，而控制信号CS为一控制码，或为多个控制码，可分别经由不同的所需延迟指示信号DCW产生各别的控制信号CS，用来控制各别的缓冲器，但并非用以限定本发明。且这些缓冲器可以属于同一信号通道，或不同信号通道。图3绘示了图2所示的延迟控制电路201的其中一例。如图3所示，延迟控制电路201包含一周期数字化电路301以及一延迟控制信号产生器303。周期数字化电路301用以数字化参考时钟信号RCLK的一周期来产生一数字化参考周期P。而延迟控制信号产生器303，用以根据数字化参考周期P、参考频率FCW以及所需延迟指示信号DCW来产生延迟控制信号CS。详细地讲，延迟控制电路201是将数字化参考时钟信号RCLK的周期数字化成数据P之后，根据所需延迟跟参考时钟信号RCLK的周期的比例，来产生控制信号CS。其中一种产生控制信号CS的方式为将数字化参考周期P、参考频率FCW和所需延迟指示信号DCW进行相乘。在另一实施例中，周期数字化电路301还提供一比例参数TC。此比例参数TC代表了数字化参考周期P以及延迟电路203的延迟级的延迟量的比例。如果两者相同，则比例参数TC可设为1。而在此实施例中，产生控制信号CS的方式是将数字化参考周期P、参考频率FCW、所需延迟指示信号DCW以及比例参数TC进行相乘。图4、图5和图6绘示了图3所示的周期数字化电路的示范性结构。图4中的周期数字化电路301包含了计数器401、判断器403、计数器405、计算电路409以及振荡器411。其中判断器403会一直接收计数器401的计数值，一旦计数器401数到一数值M时，计算电路409便读出计数器405的数值N。因此计算电路409可以计算出恒等式(一)Tre尸(^7PTose恒等式(一)M其中TMf为参考时钟信号RCLK的周期，而T。s。为为振荡器411所产生的时钟信号OSC的周期。也就是说，Tref和T。s。的比例为i。因此，可将参考时钟信号RCLK的周期Tref以T。s。为基本单位数字化为TT,或将T。s。定义为基本单位的复数倍R，则参考时钟信号RCLK的周期TMf数字化可为^7A。此数字化过程实施次数可为一次或持续重复的操作。M图5所示的周期数字电路301为一延迟锁相回路(DelayLockedLoop,DLL)。如图5所示，周期数字化电路301包含了一相位比较器503、一移位寄存器505以及一延迟线507。延迟线507包含了多个延迟级509-517。通过这样的结构，可以精确得知输出时钟信号CLK。ut和参考时钟信号RCLK之间的延迟量，因此可以推得参考时钟信号RCLK的周期以延迟级为基本单位，将其数字化。图5中所示的RCLK、其意义等同于图3中所示RCLK。图6所示的周期数字电路301为一时间数字转换器(timetodigitalconverter)。如图6所示，周期数字电路301包含了多个XNOR门601-605、D型触发器607-613、以及多个逻辑门615-629。通过这样的电路结构，可以知道在那一级时，会延迟完整个周期，因此可以将参考时钟信号RCLK的周期以逻辑门615与617为基本单位数字化，此处并不限定逻辑门的形式，任何能够提供延迟的逻辑门组合接在此声明范围内。判断在那一级时会延迟完整个周期的判断电路亦不受限于XNOR门601-605判断方式。由于图4至图6所示的周期数字化电路301其运作方式为本领域技术人员所知悉，故在此不再赘述。须注意的是，图4至图6所示的电路仅用以举例，任何可以达成周期数字电路301功能的结构，均应在本发明的范围之内。延迟电路203实施例可如前述所示为图4中振荡器411将振荡条件去除的复制型，或为图5延迟级509-517复制型，或为图6中多个615-617的复制型，又或为上述所述的变形或是混合型。在此并不限定延迟电路203与周期数字化电路301的关联性，因为其关联性可由比例参数TC来做相关补偿，任何可以达成延迟电路203功能的结构，均应在本发明的范围之内。根据前述的实施例，可以得到图7所示的信号延迟方法步骤701:数字化一参考时钟信号RCLK的一周期来产生一数字化参考周期P。步骤703根据数字化参考周期P、一参考频率FWD以及一所需延迟指示信号DCW来产生一延迟控制信号Cs。步骤705根据延迟控制信号CS来延迟一输入信号IN以产生一输出信号OUT。其他详细的步骤可由前述实施例轻易推得，因此在此不再赘述。如果上述实施例使用在图1所示的存储装置时，可用以使信号通道113-119之间传输的信号同步。但并不表示根据本发明的信号延迟装置和信号延迟方法只能使用在图1所示的存储装置上。根据前述的实施例，可数字化的控制电路，可提供确切的延迟值，而且可以同时使用多个延迟电路以及多个延迟控制信号，来各别控制各个延迟电路。此外，利用这样的机制，延迟电路可以不需要为了减少信号传递间的干扰，而被限定成要靠近延迟控制电路，增加了电路设计的弹性并缩小了电路面积。以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。权利要求1.一种信号延迟装置，包含一周期数字化电路，用以数字化一参考时钟信号的一周期来产生一数字化参考周期；一延迟控制信号产生器，用以根据该数字化参考周期、一参考频率以及一所需延迟指示信号来产生一延迟控制信号；以及一延迟电路，用以根据该延迟控制信号来延迟一输入信号以产生一输出信号。2.如权利要求1所述的信号延迟装置，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号以及该数字化参考周期相乘的值来产生。3.如权利要求1所述的信号延迟装置，其中该延迟电路包含至少一延迟级，该周期数字化电路还产生一比例参数，该比例参数代表了该数字化参考周期以及该延迟级的延迟量的比例。4.如权利要求3所述的信号延迟装置，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号、该数字化参考周期以及该比例参数相乘的值来产生。5.如权利要求1所述的信号延迟装置，其中该延迟控制信号根据该参考时钟信号以及该所需延迟指示信号相乘的值来产生。6.如权利要求1所述的信号延迟装置，其中该延迟控制电路根据一对照表将一所需延迟值转换成该所需延迟指示信号。7.如权利要求1所述的信号延迟装置，其中该延迟电路包含多数缓冲器作为延迟级，且这些缓冲器分属多个信号通道。8.一种存储器装置，包含多个存储器芯片；一控制电路；多个信号通道，其中该控制电路与这些存储器芯片利用这些信号通道进行信号传递一延迟控制电路，用以使这些信号通道的信号传递同步，包含一周期数字化电路，用以数字化一参考时钟信号的一周期来产生一数字化参考周期；以及一延迟控制信号产生器，用以根据该数字化参考周期、一参考频率以及一所需延迟指示信号来产生一延迟控制信号；以及一延迟电路，用以根据该延迟控制信号来延迟来自该信号通道其中之一的一输入信号以产生一输出信号至该信号通道。9.如权利要求8所述的存储器装置，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号以及该数字化参考周期相乘的值来产生。10.如权利要求8所述的存储器装置，其中该延迟电路包含至少一延迟级，该周期数字化电路还产生一比例参数，该比例参数代表了该数字化参考周期以及该延迟级的延迟量的比例。11.如权利要求10所述的存储器装置，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号、该数字化参考周期以及该比例参数相乘的值来产生。12.如权利要求8所述的存储器装置，其中该延迟控制信号根据该参考时钟信号以及该所需延迟指示信号相乘的值来产生。13.如权利要求8所述的存储器装置，其中该延迟控制电路根据一对照表将一所需延迟值转换成该所需延迟指示信号。14.如权利要求8所述的存储器装置，其中该延迟电路包含多数缓冲器作为延迟级，且这些缓冲器分属多个信号通道。15.一种信号延迟方法，包含数字化一参考时钟信号的一周期来产生一数字化参考周期；根据该数字化参考周期、一参考频率以及一所需延迟指示信号来产生一延迟控制信号；以及以该延迟控制信号来控制一延迟电路，以延迟一输入信号以产生一输出信号。16.如权利要求15所述的信号延迟方法，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号以及该数字化参考周期相乘的值来产生。17.如权利要求15所述的信号延迟方法，其中该延迟电路包含至少一延迟级，该周期数字化电路还产生一比例参数，该比例参数代表了该数字化参考周期以及该延迟级的延迟量的比例。18.如权利要求17所述的信号延迟方法，其中该延迟控制信号根据该参考时钟信号、该所需延迟指示信号、该数字化参考周期以及该比例参数相乘的值来产生。19.如权利要求15所述的信号延迟方法，其中该延迟控制信号根据该参考时钟信号以及该所需延迟指示信号相乘的值来产生。20.如权利要求15所述的信号延迟方法，还包含根据一对照表将一所需延迟值转换成该所需延迟指示信号。21.如权利要求15所述的信号延迟方法，其中该延迟电路包含多数缓冲器作为延迟级，且这些缓冲器分属多个信号通道。全文摘要一种信号延迟装置、使用此信号延迟装置的存储器装置、以及信号延迟方法，该信号延迟装置，包含周期数字化电路，用以数字化参考时钟信号的周期来产生数字化参考周期；延迟控制信号产生器，用以根据该数字化参考周期、参考频率以及所需延迟指示信号来产生延迟控制信号；以及延迟电路，用以根据该延迟控制信号来延迟输入信号以产生输出信号。文档编号H03K5/15GK102594307SQ20111000869公开日2012年7月18日申请日期2011年1月17日优先权日2011年1月17日发明者余明士,林志宪,陈乔民,黄彦颖申请人:智原科技股份有限公司