印刷电路板、其制造方法及包括其的半导体封装件与流程

技术领域

发明构思涉及印刷电路板和包括该印刷电路板的半导体封装件，更具体地，涉及一种用于安装包括具有精细间距的连接端子的半导体芯片的印刷电路板和一种包括该印刷电路板的半导体封装件。

背景技术：

响应于电子行业和用户需求的快速发展，电子器件已经变得较小并且变得越来越多的多功能。因此，对于用在电子器件中的较小的且更多的多功能的半导体器件的需求也已经增加。然而，当使用包括具有精细间距的连接端子的半导体芯片时，在将半导体芯片与印刷电路板连接的工艺过程中会出现缺陷。

技术实现要素：

发明构思提供用于安装包括具有精细间距的连接端子的半导体芯片的印刷电路板和包括印刷电路板的半导体封装件。

根据本发明构思的一方面，提供了印刷电路板，该印刷电路板包括：基础基底，包括在基础基底的上表面上的芯片安装区域；多个连接焊盘结构，在芯片安装区域中；以及延伸图案，在基础基底上，与两个相邻的连接焊盘结构中的每个分隔开，并且在所述两个相邻的连接焊盘结构之间延伸。所述多个连接焊盘结构的上表面位于比延伸图案的上表面高的水平面处。

根据本发明构思的另一方面，提供了一种印刷电路板，该印刷电路板包括：基础基底，包括在基础基底的上表面上的芯片安装区域；第一连接焊盘结构和第二连接焊盘结构，在芯片安装区域中彼此分隔开；以及延伸图案，在基础基底上，与第一连接焊盘结构和第二连接焊盘结构中的每个分隔开，并且在第一连接焊盘结构和第二连接焊盘结构之间延伸。第一连接焊盘结构和第二连接焊盘结构部分地嵌入在基础基底中，第一连接焊盘结构和第二连接焊盘结构的上表面位于比基础基底的上表面高的水平面处。

根据本发明构思的另一方面，提供了一种半导体封装件，所述半导体封装件包括：印刷电路板，包括：基础基底，在基础基底的上表面上具有芯片安装区域；多个连接焊盘结构，在芯片安装区域中；延伸图案，在基础基底上，与两个相邻的连接焊盘结构中的每个分隔开，且延伸图案的一部分在所述两个相邻的连接焊盘结构之间延伸，其中，所述多个连接焊盘结构的上表面位于比延伸图案的上表面高的水平面处。所述半导体封装件还包括半导体芯片，包括具有有源表面的半导体基底和附着到有源表面且对应于所述多个连接焊盘结构的多个连接端子，半导体芯片附着到印刷电路板的芯片安装区域使得有源表面面对基础基底的上表面。

根据本发明构思的另一方面，提供了一种制造印刷电路板的方法。在导电膜上形成延伸图案和下连接图案，通过将半固化绝缘材料附着到导电膜上并且使半固化绝缘材料固化来形成基础基底，其中，延伸图案和下连接图案部分地嵌入在基础基底中。通过去除导电膜的一部分来形成连接到下连接图案的连接焊盘，使得导电膜依然连接到下连接图案。

根据本发明构思的另一方面，提供了一种印刷电路板，所述印刷电路板包括：基础基底，具有上表面；多个连接焊盘结构，部分地嵌入在基础基底中；以及延伸图案，在基础基底上，与两个相邻的连接焊盘结构中的每个分隔开，且在所述两个相邻的连接焊盘结构之间延伸，其中，所述多个连接焊盘结构具有所述多个连接焊盘结构中的每个的一部分部分地嵌入在基础基底中且所述多个连接焊盘结构中的每个的另一部分从基础基底的上表面突出的结构。

附图说明

通过下面结合附图的详细的描述将更加清楚地理解发明构思的示例实施例，在附图中：

图1是根据示例实施例的印刷电路板的透视图；

图2A是沿图1的线II-II’截取的剖视图；

图2B是沿图1的线III-III’截取的剖视图；

图2C是根据一些实施例的印刷电路板的剖视图；

图3是示出了根据示例实施例的印刷电路板的剖视图；

图4是示出了根据示例实施例的印刷电路板的剖视图；

图5是示出了根据示例实施例的印刷电路板的剖视图；

图6是示出了根据示例实施例的印刷电路板的剖视图；

图7是示出了根据示例实施例的印刷电路板的剖视图；

图8是示出了根据示例实施例的印刷电路板的剖视图；

图9是示出了根据示例实施例的印刷电路板的剖视图；

图10是示出了根据示例实施例的印刷电路板的剖视图；

图11是示出了根据示例实施例的半导体封装件的主要部分的剖视图；

图12至图14是图11的部分A的放大的剖视图；

图15是示出了根据示例实施例的半导体封装件的主要部分的剖视图；

图16是图15的部分B的放大的剖视图；

图17至图22是用于描述制造根据示例实施例的印刷电路板的方法的剖视图；

图23是示出了包括根据一些实施例的半导体封装件的电子系统的示意性框图；以及

图24是示出了包括根据一些实施例的半导体封装件的存储系统的示例的示意性框图。

具体实施方式

现在将在下文中参照附图对本发明构思的各种示例实施例进行更加充分地描述，以更好地理解本发明构思的构造和效果。然而，应注意的是，本发明构思不受限于下面的示例实施例，并且可以以各种形式实施。相反的，提供这些实施例使得这个公开将是彻底的和完全的，并且将把本发明构思的范围充分地传达给本领域的技术人员。在附图中，本发明构思的实施例不限于在这里提供的特定的示例，并且为了清楚而被夸大。

将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接地”意味着没有中间元件。用来描述元件或层之间的关系的其它词应当以同样的方式解释(例如，“在……之间”相对于“直接在……之间”、“邻近”相对于“直接邻近”、“在……上”相对于“直接在……上”)。

还将理解的是，尽管可以在这里使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，可以将以下讨论的第一元件、组件、区域、层或部分命名为第二元件、组件、区域、层或部分。

如在这里使用的，除非上下文另有明确指示，否则单数术语“一个”、“一种”和“该/所述”也意图包括复数形式。还将理解的是，当在这里使用术语“包括”及其变型时，表明存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其它的特征、整体、步骤、操作、元件、组件和/或它们的组。

除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的含义相同的含义。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和所有组合。另外，当诸如“……中的至少一个(种)”的表述位于一列元件之后时，修饰整列的元件，而不是修饰该列的个别元件。

图1、图2A和图2B示意性地示出了根据示例实施例的印刷电路板10。更详细地，图1是根据示例实施例的印刷电路板10的透视图，图2A是沿图1的线II-II’截取的剖视图。

参照图1、图2A和图2B，印刷电路板10可以包括设置有芯片安装区域CR和外围区域BR的基础基底12、设置在基础基底12上的多个连接焊盘结构20、导电图案结构30和阻焊层40。

基础基底12可以由可以是刚性材料或柔性材料的绝缘材料形成。基础基底12可以由诸如酚树脂、环氧树脂、聚酰亚胺或它们的组合的材料形成。例如，基础基底12可以包括双马来酰亚胺三嗪(BT)、阻燃等级4(FR4)类材料、聚酰亚胺、聚酯、四官能环氧树脂、聚苯醚、环氧/聚苯醚、聚醯胺短纤席材(thermount)、氰酸酯或液晶聚合物中的至少一种。

基础基底12可以是单层(即，单层结构)的绝缘材料。可选地，基础基底12可以通过将多种绝缘材料结合来形成，即，多层结构。

多个连接焊盘结构20可以形成在基础基底12的上表面13上。多个连接焊盘结构20可以设置在基础基底12的芯片安装区域CR中，并且可以设置在与将要安装在印刷电路板10上的半导体芯片(见图11的110)的芯片连接端子(见图11的120)对应的位置中。

多个连接焊盘结构20中的每个可以包括连接焊盘22和下连接图案24。下连接图案24可以至少部分地嵌入基础基底12中。下连接图案24的上表面15可以位于与基础基底12的上表面13基本上相同的水平面处。因此，可以设置多个连接焊盘22和下连接图案24，其中多个连接焊盘22中的每个可以设置在多个下连接图案24的上表面15中对应的一个上，因此具有从基础基底12的上表面13突起的结构。

就这一点而言，多个下连接图案24的至少部分嵌入在基础基底12中可以意味着下连接图案24的表面15、17、19中的至少一个可以与基础基底12接触，表面15、17、19中的至少一个可以被暴露。例如，多个下连接图案24的侧表面17和下表面19可以与基础基底12接触，多个下连接图案24的上表面15可以不与基础基底12接触。

在一些实施例中，多个连接焊盘22中的每个可以基本上完全地覆盖多个下连接图案24中对应的一个下连接图案的上表面。例如，多个连接焊盘22可以在水平方向上或在基本上平行于基础基底12的上表面13的方向上具有第一宽度W1，多个下连接图案24可以在水平方向上具有第二宽度W2。就这一点而言，如图2A中所示，多个连接焊盘22的第一宽度W1可以大于或等于多个下连接图案24的第二宽度W2。

另一方面，多个连接焊盘22的第一宽度W1可以大于多个下连接图案24的第二宽度W2。在一些实施例中，多个连接焊盘22的第一宽度W1可以在从大约10微米至大约100微米的范围中，但不限于此。多个下连接图案24的第二宽度W2可以在从大约10微米至大约100微米的范围中，但不限于此。

如图2A中所示，多个连接焊盘结构20中的一个可以与相邻的连接焊盘结构20分隔开第一间距P1。就这一点而言，第一间距P1可以意味着两个相邻的连接焊盘结构20的中心之间的距离。更详细地，第一间距P1可以被称作两个相邻的连接焊盘22的中心之间在水平方向上的距离。在一些实施例中，第一间距P1可以在从大约20微米至大约200微米的范围中。例如，第一间距P1可以在从大约50微米至大约120微米的范围中，但不限于此。

第一间距P1可以根据设置在半导体芯片(见图11的110)的有源表面(见图11的112)上的导电柱(见图11的122)的间距、导电柱122的高度和/或宽度、连接到导电柱122的焊料凸点(见图11的124)的高度和/或宽度、半导体芯片110的尺寸、多个连接焊盘结构20的面积和/或数量等而不同，其中，所述半导体芯片将被附着到多个连接焊盘结构20。例如，如果第一间距P1太小，那么当焊料凸点124的位置偏移预定的距离时，焊料凸点124可以与相邻的连接焊盘结构20的上表面连接或接触，会发生电短路。如果第一间距P1太大，那么对于设置确定数量的多个连接焊盘结构20所需的基础基底12的面积增加，这会使得难于获得紧凑的半导体封装件。

外部连接焊盘(见图11的52)可以设置在基础基底12的下表面18上。外部端子(见图11的54)可以附着到外部连接焊盘52。

在一些实施例中，导电图案结构30可以形成在基础基底12的上表面13上。虽然未示出，但下导电结构(未示出)可以形成在基础基底12的下表面上来连接到外部连接焊盘52或与外部连接焊盘52分隔开。

使基础基底12的上表面和下表面电连接的贯穿电极(未示出)可以形成在基础基底12内部。连接焊盘22可以通过贯穿电极电连接到外部连接焊盘52。

如果基础基底12包括多个绝缘材料层，那么内部导电图案结构(未示出)可以形成在两个相邻的绝缘材料层之间。如果基础基底12包括多个绝缘材料层，那么贯穿电极可以穿过一层或更多层绝缘材料层，并且可以电连接到内部导电图案结构。

导电图案结构30可以设置在基础基底12的芯片安装区域CR上。导电图案结构30的一部分可以延伸到外围区域BR的一部分或在外围区域BR的一部分之上延伸。导电图案结构30可以电连接到多个连接焊盘结构20中对应的一个，并且可以通过贯穿电极电连接到下导电结构或可以电连接到内部导电图案结构。可选地，导电图案结构30可以通过贯穿电极电连接到设置在基础基底12的下表面上的外部连接焊盘52。然而，导电图案结构30的布局不限于此，并且可以根据多个连接焊盘结构20的数量和布局以及印刷电路板10的电特性等而改变。

在一些实施例中，如图2B中所示，导电图案结构30可以至少部分地嵌入基础基底12中。导电图案结构30的上表面3可以位于与基础基底12的上表面13基本上相同的水平面处。

导电图案结构30可以是如图1中所示电连接到下连接图案24的延伸图案32。延伸图案32的一部分可以在两个相邻的连接焊盘结构20之间延伸。延伸图案32可以与两个相邻的连接焊盘结构20分隔开。延伸图案32可以在基本上垂直于延伸图案32延伸所沿的方向的方向上具有第三宽度W3。在一些实施例中，第三宽度W3可以在从大约2微米至大约50微米范围中。例如，第三宽度W3可以在从大约5微米至大约20微米的范围中。然而，第三宽度W3不限于此。如果第三宽度W3太小，那么因为导电图案结构30的电阻减小，所以封装性能会劣化。如果第三宽度W3太大，那么对于设置确定数量的延伸图案32所需的基础基底12的面积增加，这会使得难于获得紧凑的半导体封装件。

如图2A和图2B中所示，延伸图案32可以部分地嵌入基础基底12中，延伸图案32的上表面5可以位于与基础基底12的上表面13基本上相同的水平面处。另一方面，多个连接焊盘结构20的上表面7可以位于比基础基底12的上表面13高的水平面处。因此，多个连接焊盘结构20的上表面7可以位于比延伸图案32的上表面5高的水平面处，多个连接焊盘结构20的上表面7和延伸图案32的上表面5之间的距离与其中多个连接焊盘结构20和延伸图案32位于同一水平面的情况相比可以进一步增加。

如图2B中所示，多个连接焊盘结构20和与多个连接焊盘结构20相邻的延伸图案32可以彼此分隔开第二间距P2。就这一点而言，第二间距P2可以意味着多个连接焊盘结构20中的一个连接焊盘结构的中心和与连接焊盘结构20相邻的延伸图案32的中心之间的距离。例如，第二间距P2可以是连接焊盘结构20的每个中心和相邻的延伸图案32的中心之间在水平方向上的距离。在示例实施例中，第二间距P2可以在从大约10微米至大约100微米的范围中，但不限于此。在示例实施例中，第二间距P2可以在第一间距P1的大约20％至大约50％的范围内。

在一些实施例中，多个连接焊盘结构20中的每个和导电图案结构30可以包括具有铜(例如，铜-镍(Cu-Ni)、不锈钢或铍铜)的金属材料，或可以通过部分地镀敷包括铜或具有铜与另一种材料(例如，镍(Ni)或金(Au))的金属材料的图案来形成。

多个连接焊盘22可以从基础基底12的上表面13突出。多个下连接图案24和导电图案结构30可以分别具有位于与基础基底12的水平面相同的水平面处的上表面15、上表面3。多个连接焊盘22可以是通过在基础基底12的上表面上涂覆铜箔并使铜箔图案化形成的铜箔图案。多个下连接图案24和导电图案结构30可以包括通过在铜箔上使用电镀生长的铜金属层。可选地，多个连接焊盘22还可以包括形成在铜箔图案上的金属层(未示出)。金属层可以提高多个连接焊盘22与将要附着到印刷电路板10的半导体芯片的焊料凸点之间的接触强度，并且减小其间的接触电阻。例如，金属层可以使用热风焊料均涂(HASL)、Ni/Au镀敷等来形成。

阻焊层40可以形成在基础基底12的上表面13上。阻焊层40可以通过使用环氧树脂成分的焊料掩模绝缘油墨(solder mask insulating ink)来形成。阻焊层40可以通过直接涂覆并热固化热固性油墨来形成，例如，使用丝网印刷方法或喷墨方法。阻焊层40可以通过以下步骤来形成：使用丝网法或喷涂法来完全地涂覆例如光可成像阻焊剂；通过曝光和显影来去除不需要的部分；热固化剩余的光可成像阻焊剂。例如，阻焊层40可以使用将膜型阻焊剂材料结合到基础基底12上的层压法来形成。

阻焊层40可以设置在外围区域BR的至少一部分中。如图1中所示，阻焊层40可以围绕基础基底12的芯片安装区域CR。在一些实施例中，阻焊层40可以设置在芯片安装区域CR的一部分中。

阻焊层40可以在外围区域BR或芯片安装区域CR中覆盖导电图案结构30的一部分。阻焊层40可以不设置在两个相邻的连接焊盘结构20之间的区域中。阻焊层40可以不在两个相邻的连接焊盘结构20中的每个与设置在两个相邻的连接焊盘结构20之间的延伸图案32的一部分之间的区域中设置。

如上描述，阻焊层40可以通过利用曝光和显影工艺使光可成像阻焊剂图案化来形成。在这种情况下，阻焊层40的最小宽度可以根据曝光工艺期间的加工性能或分辨率来确定。如果可以在曝光工艺期间实现的阻焊层40的最小宽度比两个相邻的连接焊盘结构20之间的距离大，那么其会难于形成仅覆盖位于两个相邻的连接焊盘结构20之间的延伸图案32的上部分的阻焊层40。在这样的情况下，阻焊层40可以覆盖相邻的连接焊盘结构20的上表面的一部分，并且减小相邻的连接焊盘结构20的暴露的上表面的面积。因此，当焊料凸点(未示出)附着到相邻的连接焊盘结构20的暴露的上表面上时，由于焊料凸点的不充分润湿而可以发生在焊料凸点和连接焊盘结构20之间接触面积减小或它们之间接触电阻增加。

然而，对于本申请的实施例，如图2A中所示，多个连接焊盘结构20和延伸图案32可以彼此分隔开相对小的距离，阻焊层40可以不设置在延伸图案32上。多个连接焊盘结构20的上表面7可以位于比延伸图案32的上表面5高的水平面处，因此多个连接焊盘结构20的上表面7和延伸图案32的上表面5之间的距离可以相较于其中多个连接焊盘结构20的上表面位于与延伸图案32的上表面相同的水平面处的情况而进一步增加。即，对于本申请的实施例，可以确保多个连接焊盘结构20和与多个连接焊盘结构相邻的延伸图案32之间的足够的距离。因此，即使在印刷电路板10上安装半导体芯片期间焊料凸点在多个连接焊盘结构20的上表面上沿水平方向偏移预定的距离(或焊料凸点在多个连接焊盘结构20的上表面的中心部分外侧设置在多个连接焊盘结构20的上表面上)，焊料凸点也因为多个连接焊盘结构20和延伸图案32之间足够的距离而可以不连接到延伸图案32或可以不与延伸图案32接触。具体地，即使多个连接焊盘结构20和延伸图案32之间的距离小(或多个连接焊盘结构20和延伸图案32之间的第二间距P2小)，也可以防止或基本上减少由于焊料凸点和延伸图案32之间不期望的接触造成的潜在缺陷。因此，没有必要为了防止焊料凸点和延伸图案32的上表面之间的接触缺陷而形成覆盖延伸图案32的阻焊层40。

如图2A和图2B中所示，多个连接焊盘结构20可以具有其中多个连接焊盘结构20中的每个的一部分部分地嵌入基础基底12中且其另一部分从基础基底12的上表面突出的结构。因此，相较于连接焊盘形成在基础基底的顶部的情况，基础基底12和多个连接焊盘结构20之间的接触面积可以增加，因此多个连接焊盘结构20可以稳固地附着到基础基底12上。

在一些其它实施例中，如图2C中所示，连接焊盘22的下部分可以在基础基底12的上表面13下面延伸而形成。另外，延伸图案32的顶部部分可以凹进。对于这样的实施例，封装结构的整体厚度可以减小，同时保持连接焊盘结构20的上表面和延伸图案32的上表面之间的距离。另外，连接焊盘结构20可以稳固地附着到基础基底12。

图3至图9是示出了根据示例实施例的印刷电路板10A、10B、10C、10D、10E、10F和10G的剖视图。在图3至图9中示出的印刷电路板10A、10B、10C、10D、10E、10F和10G可以具有与以上参照图1与图2A和图2B描述的印刷电路板10的主要部分相似的主要部分。因此，将省略图3至图9与图1和图2之间冗余的描述。另外也将省略图3至图9之间冗余的描述。

图3是示出了根据示例实施例的印刷电路板10A的剖视图。

参照图3，延伸图案32A可以至少部分地嵌入基础基底12中。更详细地，沿着延伸图案32A的延伸方向(例如，图3的Y方向)延伸的两个侧壁和延伸图案32A的下表面33可以与基础基底12接触，延伸图案32A的上表面可以不与基础基底12接触。

换言之，沟槽12H可以在基础基底12中形成为沿着Y方向延伸，并且可以用延伸图案32A部分地填充。因此，延伸图案32A的上表面35可以位于比基础基底12的上表面13低的水平面处。如图3中所示，延伸图案32A的上表面35可以是基本上平坦的并且可以基本上平行于基础基底12的上表面13而延伸。

在一些实施例中，多个下连接图案24A的上表面15A可以位于与基础基底12的上表面13基本上相同的水平面处，多个连接焊盘22A的上表面7A可以位于比基础基底12的上表面13高的水平面处。图3示出了延伸图案32A的上水平面LV2可以比基础基底12的上水平面LV1低，多个连接焊盘22A的上水平面LV3比基础基底12的上水平面LV1高。然而，为了示出上水平面LV1、LV2和LV3的相对位置的示例，图3示出了上水平面LV1、LV2和LV3的夸大的差异。因此，上水平面LV1、LV2和LV3的相对位置可以与图3中示出的上水平面的相对位置不同。

在一些实施例中，在通过使附着到基础基底12上的铜箔图案化来形成多个连接焊盘22A的图案化工艺期间，可以从延伸图案32A的上部分去除铜箔，因此可以暴露延伸图案32A的上表面35。就这一点而言，可以另外执行过蚀刻以去除延伸图案32A的上侧的预定厚度的一部分，因此可以在延伸图案32A的上部分中形成凹进部分R1，使得延伸图案32A的上表面35可以位于比基础基底12的上表面13低的水平面处。延伸图案32A的在竖直方向上的厚度T2可以比多个下连接图案24A的在竖直方向上的厚度T3小。

因为凹进部分R1形成在延伸图案32A的上部分中，所以可以在多个连接焊盘22A的上表面7A和延伸图案32A的上表面35之间确保较大的距离。因此，即使焊料凸点(未示出)在安装半导体芯片(未示出)期间偏移并设置在多个连接焊盘22A上，但可以防止或基本上减少多个连接焊盘22A和与多个连接焊盘22A相邻的延伸图案32A之间不期望的接触或由于接触而造成的短路。

具体地，即使当在安装半导体芯片期间由于可能出现的设备的容许偏差而使焊料凸点偏移相对大的第一移动距离时，多个连接焊盘22A和与多个连接焊盘22A相邻的延伸图案32A也可以由于多个连接焊盘22A的上表面7A和延伸图案32A的上表面35之间大的距离而彼此不接触。其后，焊料凸点在回流工艺期间可以由于施加于焊料凸点的表面的表面张力而自对准，在回流工艺之后安装的焊料凸点可以偏移比第一移动距离小的第二移动距离。因此，虽然在安装半导体芯片期间设备的容许偏差稍大，但可以更精确地调整焊料凸点的对准位置。

如果多个连接焊盘22A的上表面7A和延伸图案32A的上表面35位于同一水平面(或多个连接焊盘22A的上表面7A和延伸图案32A的上表面35之间的距离小)，那么焊料凸点在回流工艺之前会与延伸图案32A的一部分容易地接触。在这种情况下，在回流工艺期间自对准会是困难的。

根据图3的示例实施例，可确保在多个连接焊盘22A的上表面7A和延伸图案32A的上表面35之间大的距离，因此可以防止或基本上减少焊料凸点和与焊料凸点相邻的延伸图案32A之间的接触或由于接触造成的电短路。焊料凸点的对准位置可以由于自对准效应而被更精确地调整。

图4是示出了根据一些实施例的印刷电路板10B的剖视图。

参照图4，延伸图案32B可以在其上部分中包括圆形的凹进部分R2。延伸图案32B可以在Y方向上延伸，凹进部分R2也可以在延伸图案32B的延伸方向(即，Y方向)上延伸。延伸图案32B的中心部分在竖直方向(即，Z方向)上的厚度T22可以比延伸图案32B的一个侧壁在竖直方向上的厚度T21小。延伸图案32B的中心部分的上水平面LV2可以比基础基底12的上水平面LV1低。

在一些实施例中，在通过使附着到基础基底12上的铜箔图案化来形成多个连接焊盘22B的图案化工艺期间，可以从延伸图案32B的上部分去除铜箔，因此可以暴露延伸图案32B的上表面。就这一点而言，当过蚀刻延伸图案32B的上侧的一部分时，可以在延伸图案32B的上部分中形成圆形的凹进部分R2。

多个连接焊盘结构20B可以包括具有与基础基底12的上表面13基本上相同的上水平面的多个下连接图案24B和分别位于多个下连接图案24B上的多个连接焊盘22B。多个连接焊盘22B可以覆盖多个下连接图案24B的整个上表面。因此，虽然在用于形成多个连接焊盘22B的图案化工艺期间过刻蚀延伸图案32B的上侧的一部分，但多个下连接图案24B的上表面可以不被损坏且可以是基本上平坦的。因此，可以在下连接图案24B的上表面中可以不形成凹进部分。

图5是示出了根据一些其它实施例的印刷电路板10C的剖视图。

参照图5，多个连接焊盘结构20C可以包括部分地嵌入基础基底12中的多个下连接图案24C和分别位于多个下连接图案24C上且具有比多个下连接图案24C的第二宽度W2A大的第一宽度W1A的多个连接焊盘22C。

在一些实施例中，多个连接焊盘22C的第一宽度W1A可以在从大约10微米至大约150微米的范围中，但不限于此。多个下连接图案24C的第二宽度W2A可以在从大约10微米至大约100微米的范围中，但不限于此。

因为多个连接焊盘22C的第一宽度W1A可以比多个下连接图案24C的第二宽度W2A大，所以多个连接焊盘22C可以完全地覆盖多个下连接图案24C的上表面。因为多个连接焊盘22C可以形成在相对大的区域(或宽度)，所以当焊料凸点附着到多个连接焊盘22C的上部分上时，可以改善焊料凸点的润湿性，并且可以改善焊料凸点和多个连接焊盘22C之间的结合特性。多个连接焊盘结构20C中的一些(即，多个下连接图案24C)可以部分地嵌入基础基底12中，多个连接焊盘结构20C中的其它可以设置在基础基底12上，因此基础基底12和多个连接焊盘结构20C之间的接触面积可以增大。因此，多个连接焊盘结构20C可以稳固地附着到基础基底12上。因此，包括印刷电路板10C的半导体封装件可以具有优异的可靠性。

图6是示出了根据示例实施例的印刷电路板10D的剖视图。

参照图6，多个连接焊盘结构20D可以包括部分地嵌入基础基底12中的多个下连接图案24D和分别位于多个下连接图案24D上且具有比多个下连接图案24D的第二宽度W2B小的第一宽度W1B的多个连接焊盘22D。

在一些实施例中，多个连接焊盘22D的第一宽度W1B可以在从大约10微米至大约100微米的范围中，但不限于此。多个下连接图案24D的第二宽度W2B可以在从大约10微米至大约150微米的范围中，但不限于此。

因为多个连接焊盘22D的第一宽度W1B可以比多个下连接图案24D的第二宽度W2B小，所以多个下连接图案24D的上表面的一部分可以不被多个连接焊盘22D覆盖。

两个相邻的连接焊盘结构20D可以彼此分隔开第一间距P1A。就这一点而言，为了方便起见，两个相邻的连接焊盘22D的中心之间的距离被称作第一间距P1A。就这一点而言，第一间距P1A可以根据设置在多个连接焊盘结构20D上的半导体芯片(未示出)的焊料凸点之间的间距而确定。具体地，在半导体芯片包括精细间距的焊料凸点的情况下，因为多个连接焊盘22D的第一间距P1A可以较小，所以精细间距的半导体芯片可以安装在印刷电路板10D上。

图7是示出了根据示例实施例的印刷电路板10E的剖视图。

参照图7，多个连接焊盘结构20E可以包括部分地嵌入基础基底12中的多个下连接图案24E和分别位于多个下连接图案24E上且具有比多个下连接图案24E的第二宽度W2B小的第一宽度W1B的多个连接焊盘22E。

延伸图案32E可以在其上部分中包括圆形的凹进部分R3。在一些实施例中，在通过使附着到基础基底12上的铜箔图案化来形成多个连接焊盘22E的图案化工艺期间，当过蚀刻延伸图案32E的上侧的一部分时，可以在延伸图案32E的上部分中形成圆形的凹进部分R3。

因为多个连接焊盘22E的第一宽度W1B可以比多个下连接图案24E的第二宽度W2B小，所以多个下连接图案24E的上表面15B的一部分可以不被多个连接焊盘22E覆盖。圆形的凹进部分R4可以形成在多个下连接图案24E的未被多个连接焊盘22E覆盖的上部分中。在形成多个连接焊盘22E的图案化工艺期间，当过刻蚀多个下连接图案24E的上表面15B的未被多个连接焊盘22E覆盖的一部分时，可以在多个下连接图案24E的上部分中形成圆形的凹进部分R4。

图8是示出了根据一些实施例的印刷电路板10F的剖视图。

参照图8，多个连接焊盘结构20F可以包括部分地嵌入基础基底12中的多个下连接图案24F和分别位于多个下连接图案24F上且具有比多个下连接图案24F的第二宽度W2B小的第一宽度W1B的多个连接焊盘22F。

延伸图案32F可在其上部分中包括具有基本上平坦下表面的凹进部分R5。在一些实施例中，在通过使附着到基础基底12上的铜箔图案化来形成多个连接焊盘22F的图案化工艺期间，当过蚀刻延伸图案32F的上侧的一部分时，可以在延伸图案32F的上部分中形成具有基本上平坦下表面的凹进部分R5。

多个下连接图案24F的上表面15F的一部分可以不被多个连接焊盘22F覆盖。可以在多个下连接图案24F的没有被多个连接焊盘22F覆盖的上部分中形成具有基本上平坦的下表面的凹进部分R6。在形成多个连接焊盘22F的图案化工艺期间，当过刻蚀多个下连接图案24F的上表面15F的未被多个连接焊盘22F覆盖的部分时，可以在多个下连接图案24F的上部分中形成凹进部分R6。

图9是示出了根据一些实施例的印刷电路板10G的剖视图。

参照图9，至少两个延伸图案32G可以彼此分隔开并且布置在两个相邻的连接焊盘结构20G之间。在示例实施例中，延伸图案32G的在水平方向(即，X方向)上的第三宽度W31可以在从大约2微米至大约50微米的范围中。例如，第三宽度W31可以在从大约5微米至大约20微米的范围中。然而，第三宽度W31不限于此。

就这一点而言，为了方便起见，多个连接焊盘22G中的一个连接焊盘的中心和与连接焊盘22G相邻的延伸图案32G的中心之间的距离被称作第三间距P3，两个相邻的延伸图案32G的中心之间的距离被称作第四间距P4。在一些实施例中，第三间距P3可以在从大约10微米至大约100微米的范围中，但不限于此。第四间距P4可以在大约2微米至大约50微米的范围中，但不限于此。

即使当至少两个延伸图案32G在两个相邻的连接焊盘结构20G之间彼此分隔开时，也因为在多个连接焊盘结构20G的上表面7G和两个延伸图案32G的上表面5G之间可以确保足够的距离，所以虽然在安装半导体芯片(未示出)期间焊料凸点(未示出)偏移并且设置在多个连接焊盘22G上，但可以防止或基本上减少多个连接焊盘22G和与多个连接焊盘22G相邻的延伸图案32G之间不期望的接触或因接触导致的电短路。

图10是示出了根据一些实施例的印刷电路板10H的剖视图。

参照图10，多个连接焊盘结构20H和延伸图案32H可以设置在芯片安装区域CR外侧。虽然图10示出了多个连接焊盘结构20H通过示例的方式设置在芯片安装区域CR的一侧上，但多个连接焊盘结构20H可以形成在芯片安装区域CR的两侧上，使得多个连接焊盘结构20H可以设置在芯片安装区域CR中。

阻焊层40可以设置在基础基底12的外围区域BR上并且可以在基础基底12的上表面上围绕基础基底12的边缘或外围。延伸图案32H的一部分可以被阻焊层40覆盖。

印刷电路板10H可以用于通过在其上部分上的结合布线使半导体芯片(未示出)与多个连接焊盘结构20H电连接。

图11至图14是示出了根据一些实施例的半导体封装件100的剖视图。包括在图11至图14中示出的半导体封装件100中的印刷电路板10I可以用以上参照图1和图2描述的印刷电路板10来替换。包括在图11至图14中示出的半导体封装件100中的印刷电路板10I可以具有对应于图3至图9中所示的印刷电路板10A、10B、10C、10D、10E、10F和10G中的每个的构造。因此，将省略图11至图14和图1至图9之间冗余的描述。还将省略图11至图14之间冗余的描述。

参照图11，半导体封装件100可以包括印刷电路板10I和附着到印刷电路板10I的半导体芯片110。

印刷电路板10I可以包括具有芯片安装区域CR和外围区域BR的基础基底12以及多个连接焊盘结构20。多个连接焊盘结构20可以设置在基础基底12的上表面13的芯片安装区域CR中。外部连接焊盘52可以设置在基础基底12的下表面上。外部端子54可以设置在外部连接焊盘52上。

多个连接焊盘结构20可以包括部分地嵌入基础基底12中的多个下连接图案24和分别设置在多个下连接图案24上且具有比基础基底12的上表面高的上表面的多个连接焊盘22。

导电图案结构30可以形成在基础基底12的上表面13上。导电图案结构30可以包括部分地嵌入基础基底12中的延伸图案32。延伸图案32可以与两个相邻的连接焊盘结构20中的每个分隔开并且在两个相邻的连接焊盘结构20之间延伸。延伸图案32的上表面可以位于比基础基底12的上表面13低的水平面处或位于与基础基底12的上表面13基本上相同的水平面处。

阻焊层40可以形成在基础基底12的上表面13上。阻焊层40可以覆盖延伸图案32的一部分并且可以如图1中所示与多个连接焊盘结构20分隔开。基础基底12的上表面13的一部分可以通过阻焊层40来暴露。阻焊层40可以覆盖外围区域BR的一部分和/或芯片安装区域CR的一部分。

虽然未示出，但暴露外部连接焊盘52的一部分的下阻焊层(未示出)可以形成在基础基底12的下表面上。

半导体芯片110可以包括形成在半导体基底上的半导体器件。半导体基底可以包括例如硅(Si)。可选地，半导体基底可以包括诸如锗(Ge)的半导体材料或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体材料。可选地，半导体基底可以具有绝缘体上硅(SOI)结构。例如，半导体基底可以包括掩埋氧化物(BOX)层。半导体基底可以包括例如用杂质掺杂的阱区或用杂质掺杂的导电结构的导电区域。

半导体基底可以包括各种类型的多个单独的器件。多个单独的器件可以包括例如诸如互补金属氧化物半导体(CMOS)晶体管的金属氧化物半导体晶体管(MOSFET)、系统大规模集成(LSI)器件、诸如CMOS图像传感器(CIS)的图像传感器、微电子机械系统(MEMS)、有源器件、无源器件等。多个单独的器件可以电连接到半导体基底的导电区域。半导体器件还可以包括多个单独的器件和使多个单独的器件与半导体基底的导电区域电连接的导线或导电塞中的至少两个。多个单独的器件可以通过绝缘层与其它相邻的单独的器件电分离。

半导体器件可以包括用于将多个单独的器件与形成在有源表面112上的焊盘连接的导线结构。导线结构可以包括金属线层和通孔插塞。金属线层和通孔插塞可以包括线阻挡层和线金属层。线阻挡层可以包括Ti、TiN、Ta和TaN中的至少一种。线金属层可以包括W、Al和Cu中的至少一种。金属线层和通孔插塞可以包括相同的材料。可选地，金属线层和通孔插塞的至少一部分可以包括不同的材料。金属线层和/或通孔插塞可以具有包括多个金属线层和多个通孔插塞的多层结构。即，导线结构可以是两层或更多层金属线层或两个或更多个通孔插塞交替地堆叠的多层结构。钝化层可以形成在半导体器件上以保护半导体器件免受外部环境的影响。焊盘可以通过钝化层暴露。

示出了一个半导体芯片110，但多个半导体芯片可以堆叠并且通过贯穿电极互相连接。贯穿电极可以具有穿过包括除了最上部的半导体芯片之外的多个半导体芯片的半导体基底的柱形。

贯穿电极可以形成为贯穿硅通孔(TVS)。贯穿电极可以包括线金属层和围绕线金属层的阻挡金属层。线金属层可以包括铜(Cu)或钨(W)。例如，线金属层可以包括铜(Cu)、锡铜(CuSn)、镁铜(CuMg)、镍铜(CuNi)、锌铜(CuZn)、钯铜(CuPd)、金铜(CuAu)、铼铜(CuRe)、钨铜(CuW)、钨(W)、钨(W)合金，但不限于此。例如，线金属层可以包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr之中的一种或更多种材料，并且可以具有包括其中一种或更多种材料的堆叠结构。阻挡金属层可以包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、Ni或NiB中的至少一种，并且可以具有单层或多层。然而，贯穿电极的材料可以不限于此。阻挡金属层和线金属层可以利用物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺来形成，但不限于此。间隔件绝缘层可以设置在贯穿电极和包括形成有贯穿电极的半导体芯片的半导体基底之间。间隔件绝缘层可以防止包括在形成有贯穿电极的半导体基底中的半导体器件和贯穿电极彼此直接接触。间隔件绝缘层可以包括氧化物层、氮化物层、碳化物层、聚合物或它们的组合。在示例实施例中，CVD工艺可以用于形成间隔件绝缘层。间隔件绝缘层可以包括基于通过次大气压CVD工艺形成的高深宽比工艺(HARP)的臭氧/正硅酸乙酯(O₃/TEOS)。

连接凸点可以形成在多个堆叠的半导体芯片之间，以电连接形成在不同的半导体芯片中的贯穿电极。

半导体芯片110可以附着到印刷电路板10I，使得其有源表面112面对印刷电路板10I(即，基础基底12)。

附着到有源表面112的多个芯片连接端子120可以形成在半导体芯片110中。多个芯片连接端子120可以分别设置在多个连接焊盘结构20上。

多个芯片连接端子120中的每个可以包括导电柱122和形成在导电柱122上且与多个连接焊盘结构20接触的焊料凸点124。导电柱122可以包括例如诸如铜、镍、金、锡和它们的合金的金属材料。焊料凸点124可以包括可以响应于来自热、超声等的能量而回流的金属材料。

图12至图14示出了连接到多个连接焊盘结构20的多个芯片连接端子120的放大的剖视图。具体地，图12至图14是图11的部分A的放大的剖视图。

参照图12至图14，焊料凸点124可以具有可以是圆形的并且突出到外侧的侧壁。如图12中所示，焊料凸点124的下表面可以与连接焊盘22的上表面接触。连接焊盘22的上表面7可以位于比基础基底12的上表面13高的水平面处。因此，能通过焊料凸点124的最下面的表面123和基础基底12之间的第二距离D2以及下连接图案24和延伸图案32之间的第一距离D1来确保焊料凸点124和延伸图案32的上表面5之间相对大的距离。因此，即使当用于防止发生短路的阻焊层未形成在延伸图案32上时，也可以防止或基本上减少焊料凸点124和延伸图案32之间的电连接或接触。

如图13中所示，焊料凸点124的下表面123可以与连接焊盘22的侧表面125的上部分接触。在这种情况下，焊料凸点124的最下面的表面123和基础基底12之间的第三距离D3可以比焊料凸点124的最下面的表面123和基础基底12之间的第二间距D2小。然而，仍然可以通过焊料凸点124的最下面的表面和基础基底12之间的第三距离D3以及下连接图案24和延伸图案32之间的第一距离D1来在焊料凸点124和延伸图案32的上表面之间确保相对大的距离。因此，即使当用于防止发生短路的阻焊层未形成在延伸图案32上时，也可以防止或基本上减少焊料凸点124和延伸图案32之间的电连接或接触。

如图14中所示，焊料凸点124的下表面123可以向下延伸，使得焊料凸点124的下表面123覆盖连接焊盘22的几乎整个侧壁。焊料凸点124的下表面123可以延伸到基础基底12与连接焊盘22彼此接触的点。另一方面，焊料凸点124的下表面123可以不接触基础基底12并且可以与基础基底12的上表面13分隔开第四距离D4。即使当大量的焊料凸点124在回流工艺前设置在连接焊盘22上时，焊料凸点124在中心部分外侧设置在连接焊盘22上或偏移预定的距离，焊料凸点124可以沿着连接焊盘22的侧壁向下延伸，因为连接焊盘22和延伸图案32在竖直方向上位于不同的水平面处，因此也可以确保从连接焊盘22到延伸图案32的上表面5的足够的距离。就这一点而言，可以通过焊料凸点124和与焊料凸点124相邻的延伸图案32的上表面5之间足够的距离来防止或基本上减少焊料凸点124和与焊料凸点124相邻的延伸图案32的上表面5之间的接触或连接。因此，半导体封装件100可以在半导体芯片110和印刷电路板10I之间提供稳定的电连接。

返回参照图11，半导体封装件100还可以包括形成在印刷电路板10I上并且包封半导体芯片110的至少一部分的成型构件130。成型构件130可以包括例如环氧树脂成型化合物(EMC)。

成型构件130可以基本上完全地覆盖基础基底12的芯片安装区域CR。即，成型构件130可以由模制底部填充(MUF)来形成，以基本上完全地覆盖被阻焊层40暴露的基础基底12的上表面13和导电图案结构30以及多个芯片连接端子120。

图15和图16是示出根据一些实施例的半导体封装件100A的剖视图。图15和图16中所示的包括在半导体封装件100A中的印刷电路板10J可以用以上参照图10描述的印刷电路板10H替代。因此，将省略图15和图16与图1至图14之间冗余的描述。

图15是示出了根据一些实施例的半导体封装件100A的剖视图。图16是图15的部分B的放大的剖视图。

参照图15和图16，半导体封装件100A可以包括印刷电路板10J和附着到印刷电路板10J上的半导体芯片110A。

半导体芯片110A可以具有与参照图11描述的半导体芯片110的构造相似的构造。芯片连接端子120A或结合焊盘可以设置在形成有半导体器件的半导体芯片110A的有源表面112A上。半导体芯片110A可以安装在印刷电路板10J的芯片安装区域CR上，使得与半导体芯片110A的有源表面112A相对的表面面对印刷电路板10J。

连接构件126可以将芯片连接端子120A和连接焊盘结构20H电连接。连接构件126可以包括设置在连接焊盘22H的上表面上的结合部分126A和连接到结合部分126A的导电线126B。

连接焊盘22H的上表面可以位于比基础基底12的上表面13高的水平面处。可以通过结合部分126A的最下面的表面129和基础基底12之间的第六距离D6以及下连接图案24H和延伸图案32H之间的第五距离D5来在结合部分126A和延伸图案32H的上表面5之间确保相对大的距离。

在将结合部分126A附着到连接焊盘22H的上表面期间，即使当结合部分126A在连接焊盘22H的上表面上偏移预定的距离或在中心部分的外侧，也可以在结合部分126A和与结合部分126A相邻的延伸图案32H之间确保足够的距离，因此可以防止或基本上减少结合部分126A和与结合部分126A相邻的延伸图案32H之间的接触或由于接触导致的短路。

图17至图22是用于示出制造根据一些实施例的制造印刷电路板的方法的剖视图。

图17至图22是用于描述制造以上参照图1和图2描述的印刷电路板10的方法的示图。图17至图22是根据工艺顺序沿图1的线II-II’截取的剖视图。

参照图17，可以提供包括彼此相对的第一表面(或上表面)F1和第二表面(或下表面)F2的导电膜22P。导电膜22P可以是例如铜箔，但不限于此。

包括第一开口310A和第二开口310B的掩模层310可以形成在导电膜22P的第一表面F1上以暴露导电膜22P的一部分。掩模层310可以是光致抗蚀剂掩模。第一开口310A可以是用于在后续工艺期间形成下连接图案(见图1的24)的开口并且可以具有第二宽度W2。第二开口310B可以是用于在后续工艺期间形成延伸图案(见图1的32)的开口并且可以具有第三宽度W3。

参照图18，分别填充第一开口310A和第二开口310B的下连接图案24和延伸图案32可以形成在导电膜22P的第一表面F1上。

在一些实施例中，可以通过电镀工艺、化学镀工艺、溅射工艺等利用铜、金、镍或它们的组合来形成下连接图案24和延伸图案32。

参照图19，可以从导电膜22P去除掩模层310(见图18)。

下连接图案24和延伸图案32可以形成在导电膜22P的第一表面F1上，使得下连接图案24和延伸图案32从导电膜22P的第一表面F1突出预定的高度。

参照图20，可以在其上形成有下连接图案24和延伸图案32的导电膜22P的第一表面F1上形成初始基底材料层(未示出)并且可以随后固化初始基底材料层，从而在其上形成有下连接图案24和延伸图案32的导电膜22P上形成基础基底12。

在一些实施例中，初始基底材料层可以包括B级双马来酰亚胺三嗪(BT)材料，但不限于此。初始基底材料层可以包括具有低粘度的半固化材料，因此可以在其上形成有下连接图案24和延伸图案32的导电膜22P上形成初始基底材料层。

可以利用热处理工艺来固化初始基底材料层，热处理工艺可以具有在从大约30℃至大约200℃的范围中的温度，但不限于此。初始基底材料层可以包括以上参照图1描述的基础基底12的材料的示例。

基础基底12的接触导电膜22P的表面可以被称作第三表面(或上表面)F3，与第三表面F3相对的表面可以被称作第四表面(或下表面)F4。

参照图21，可以设置导电膜22P和基础基底12的结合结构使得导电膜22P的第二表面F2面向上。

初始基底材料层可以与导电膜22P的上表面无空隙地接触，因此基础基底12、下连接图案24和延伸图案32可以具有位于基本上同一水平面处的上表面(即，接触导电膜22P的上表面)。即，下连接图案24和延伸图案32的上表面可以位于与基础基底12的第三表面F3基本上相同的水平面处。

参照图22，可以形成通过使导电膜22P(见图21)图案化来覆盖下连接图案24的连接焊盘22。如图22中所示，连接焊盘22可以具有与下连接图案24的第二宽度W2基本上相同的第一宽度W1。另一方面，如图5中所示，连接焊盘22可以具有比下连接图案24的第二宽度W2大的第一宽度W1。

在一些实施例中，如图6至图8中所示，连接焊盘22可以具有比下连接图案24的第二宽度W2小的第一宽度W1。就这一点而言，当下连接图案24和延伸图案32的上表面的一部分在导电膜22P的图案化期间被过蚀刻时，可以如图7和图8中所示形成圆形的凹进部分R3、R4、R5和R6。

参照图2A，阻焊层40可以形成在基础基底12的上表面13上。阻焊层40可以通过利用环氧树脂成分的焊料掩模绝缘油墨来形成。阻焊层40可以通过直接地涂覆并热固化热固油墨来形成，例如，使用丝网印刷方法或喷墨方法。阻焊层40可以通过以下步骤来形成：使用丝网法或喷涂法来用例如光可成像阻焊剂的涂覆材料涂覆基础基底12；通过曝光和显影来去除光可成像阻焊剂的不需要的部分；热固化剩余的光可成像阻焊剂。阻焊层40可以使用将膜状阻焊剂材料结合到基础基底12上的层压法来形成，以形成上述印刷电路板10。

图23是示意性地示出包括根据一些实施例的半导体封装件的电子系统的框图。

根据一些实施例的半导体封装件可以用在电子系统中。例如，根据实施例的半导体封装件可以以存储装置的形式来设置。参照图23，电子系统1300可以包括控制器1310、输入/输出(I/O)装置1320和存储装置1330。控制器1310、I/O装置1320和存储装置1330可以通过数据总线1350彼此结合。数据总线1350可以对应于传输电信号的路径。控制器1310可以包括微处理器、数字信号处理器、微控制器或另一相似的逻辑装置中的至少一种。控制器1310和存储装置1330可以包括根据各种实施例的一种或更多种半导体封装件。I/O装置1320可以包括小型键盘、键盘和/或显示单元中的至少一种。存储装置1330可以存储由控制器1310执行的数据和/或命令。存储装置1330可以包括易失性存储装置和/或非易失性存储装置。例如，存储装置1330可以包括闪存装置。闪存装置可以实现为固态硬盘(SSD)。在这种情况下，电子系统1300可以将大量数据稳定地存储到闪存系统。电子系统1300还可以包括被构造为将电数据传输到通信网络或接收来自通信网络的电数据的接口单元1340。接口单元1340可以构造为以无线或有线方式操作。例如，接口单元1340可以包括用于无线通信的天线或用于有线通信的收发器。虽然在图中未示出，但电子系统1300还可以包括应用芯片组、相机图像处理器(CIS)和输入-输出单元。

电子系统1300可以实现为被构造为执行各种功能的移动系统、个人计算机、工业计算机、逻辑系统等。例如，移动系统可以是个人数字助手(PDA)、便携式计算机、上网本、无线电话、移动电话、膝上型计算机、数字音乐系统和信息传输/接收系统中的一种。当将电子系统1300构造为执行无线通信时，电子系统1300可以用在通讯系统的通讯接口协议(诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等)中。

图24是示出了包括根据各种实施例的半导体封装件的存储系统的示例的框图。

半导体封装件可以以存储卡的形式来设置。参照图24，存储系统1400可以包括非易失性存储装置1410(例如，闪存存储装置)和存储控制器1420。非易失性存储装置1410和存储控制器1420可以构造为存储数据或读取存储的数据。非易失性存储装置1410可以包括根据各种实施例的半导体封装件中的至少一种。存储控制器1420可以构造为控制非易失性存储装置1410以响应于主机1430的读/写请求来读取存储的数据和/或存储数据。

虽然已经参照发明构思的示例实施例具体地示出并描述了发明构思，但将理解的是，在不脱离权利要求的精神和范围的情况下，可以对此做出形式上和细节上的各种改变。