一种新型的小面积时钟独立SRPG电路系统的制作方法

本发明属于电路技术领域，尤其涉及一种新型的小面积时钟独立srpg电路系统。

背景技术：

状态保留电源控制单元（srpg，以下将状态保留电源控制单元简称为srpg）是标准单元库中一员，在低功耗soc系统设计中扮演着非常重要的角色。随着半导体工艺的不断进步，器件尺寸不断缩小而器件的漏电流则可能会增大，因而在soc系统设计的过程中，采用传统的降低漏电流的办法越来越难以达到低功耗的设计目标，于是使用面积小且响应速度快的srpg单元就显得非常有必要。采用控制电源（powergate）的办法（也即在系统休眠状态下，将系统或者模块的电源完全切断）可以达到降低漏电流的目的，这种情况下除非提供一个保留状态的寄存器，否则系统原先的状态将彻底丢失。状态保留电源控制单元（srpg）电路的做法就是：在电路的其它部分处于断电情况下，仅仅采用一个锁存器来保持电路断电之前的逻辑状态的。

srpg电路分为时钟状态独立的srpg单元与非时钟状态独立的srpg单元。非时钟独立srpg单元的优点是面积小且漏电流低，它的缺点是在断电的情况下必须让其时钟处于某一种固定的状态（比如说必须处于“0”态或者必须处于“1”态）。而时钟独立srpg单元的优点是在断电的情况下无需考虑其时钟处于何种状态，缺点是电路物理面积较大。

现有技术中，srpg电路分为时钟状态独立的srpg单元与时钟状态非独立得srpg单元。时钟独立srpg单元电路的一种形式：nd0、iv0、iv1组成逻辑控制电路；mp0、mp1、mp2、mn0、mn1、mn2组成输入控制电路；iv2a、iv2b组成第一级锁存器；buf0为第一级传输门；iv3a与iv3b组成第二级锁存器；iv4为第二级传输门；iv5为srpg单元的反相器输出门。其中逻辑控制电路与iv3a及iv3b的电源为vddc，是不间断电源。连接在此srpg单元的其它器件上的电源（vdd）在休眠模式或断电模式下都可切断至“0”电位。

此srpg电路单元的工作状态分析如下：

正常工作模式下，pgb=1时，vdd正常供电，数据输入端din的数据可以从srpg单元中输入并锁存，其工作原理为：clk=0时，sw=0，din通过mp2、mn2输入到iv2a，db=~din，n0=din；当clk=1时，sw=1，iv2b导通，将数据锁存，同时buf0也导通，din可以被iv5送到q端，也即qb=din，q=~din。

休眠省电模式下，pgb=0时，然后vdd电源被切断，vddc正常供电，此时srpg单元进入休眠省电模式，同时原先内部锁存的din状态要保持，其工作原理为：pgb=0，sw=0，swb=1，mp0、mp1、mp2、mn0、mn1、mn2组成的输入控制部分关闭，外部din数据不会输入；由于vdd处于断电状态，iv2a、iv2b以及buf0与iv4都处于掉电状态，db与n0为不定态；iv3a与iv3b由于被接到不间断电源vddc上，且此时sw=0使得iv3a与iv3b形成锁存状态，从而qb的数据状态（也即之前输入的din的数据状态）得以保持。

状态恢复模式下，vdd电源接通如果此时pgb=0时，mp0、mp1、mp2、mn0、mn1、mn2组成的输入控制部分仍处于关闭状态，而iv4导通，将iv3a与iv3b锁存的qb的数据状态传送给由iv2a与iv2b组成的第一级锁存器，也即db=qb，因而srpg单元之前的数据状态得以恢复。

正常供电情况下（vdd与vddc正常供电）srpg在clk=0时接收din数据，clk=1时数据在第一级锁存器（iv2a与iv2b）锁存并通过buf0与iv5送往下一级；

pgb=0且vdd还在正常供电时，din无法通过数据输入控制电路，第一级锁存器与第二级锁存器导通，din被锁存在db与qb；

vdd断电情况下，由于vdd断电且只有vddc正常供电，因而iv3a与iv3b仍然导通，din被iv3a与iv3b锁存，srpg单元的其它器件处于休眠状态；

vdd恢复但pgb=0时，由于iv4导通且iv3a与iv3b导通，db恢复到qb的状态并被第一级锁存器（iv3a与iv3b）；

vdd恢复且pgb由0变1时，srpg单元进入正常工作模式。

综上所述，现有技术存在的问题是：

现有srpg单元，由于vdd断电后，原先din的数据状态要保持，就必须增加第二级数据锁存器(iv3a与iv3b),增大了srpg单元的面积，导致电路的成本增加，从而增加整个soc芯片成本；且现有技术唤醒响应速度慢。

技术实现要素：

针对现有技术存在的问题，本发明提供了一种新型的小面积时钟独立srpg电路系统。

本发明是这样实现的，一种新型的小面积时钟独立srpg电路系统，采用原本用作正常工作模式下的一级锁存器iv2a与iv2b作为休眠模式下的数据状态保持电路并通过合理的时序控制，取消以往普通的时钟独立srpg单元电路中用作状态保持电路iv3a与iv3b，既能达到以往普通的时钟独立srpg单元电路的状态保持功能，又能减小整个电路的面积。

进一步，所述新型的小面积时钟独立srpg电路系统，包括：

数据输入控制电路：clk=0时将din输入到一级锁存器的din数据输入控制电路；

一级锁存门：iv2a与iv2b组成的锁存器，由不间断电源vddc供电，sw0=1时将db状态锁存的一级锁存器；

第一级传输门buf0：sw1=1时qb=n0=~db，用于传输缓冲的第一级传输门buf0；

第二级传输门iv4：电源恢复阶段，当vdd导通且pgb=0时通过iv4将将db的状态传输给qb；

数据输出门:iv5为srpg电路的反相器输出的反相器输出门iv5。

进一步，所述新型的小面积时钟独立srpg电路系统还包括：用来产生控制srpg的逻辑信号的nd0、nr0、iv0与iv1。

进一步，所述din数据输入控制电路包括：mp0、mp1、mp2以及mn0、mn1、mn2。

进一步，一级锁存器包括：iv2a、iv2b。

本发明的优点及积极效果为：

本发明中，由于复用iv2a与iv2b作为正常工作模式的数据锁存以及vdd电源断电后的数据状态锁存，相比以往的普通时钟独立srpg电路单元（需要额外增加iv3a与iv3b作为断电后的数据状态锁存电路）节省了电路面积；且因为vdd断电后，原先的数据状态直接被iv2a与iv2b锁存，当vdd恢复上电后，数据无需通过以往电路中的iv4而传输到db，相比以往的普通的时钟独立srpg电路单元，其状态恢复的响应速度更快。

附图说明

图1是本发明实施例提供的新型的小面积时钟独立srpg电路系统示意图。

图2是本发明实施例提供新型的时钟独立srpg电路系统的工作时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图对本发明的应用原理作详细描述。

如图1，本发明实施例提供的新型的小面积时钟独立srpg电路系统，

包含一个输入控制电路（mp0、mp1、mp2以及mn0、mn1、mn2组成）、一级锁存器（iv2a与iv2b组成）、第一级传输门buf0、第二级传输门iv4以及反相器输出门iv5。

采用原本用作正常工作模式下的一级锁存器iv2a与iv2b作为休眠模式下的数据状态保持电路，取消以往普通的时钟独立srpg单元电路中用作状态保持电路iv3a与iv3b（断电时无需采用iv3a与iv3b来保持数据状态），使srpg电路的面积更小，又提升了状态恢复的响应速度；电路成本更低。

下面结合工作原理对本发明组进一步描述。

如图1所示，本发明实施例提供的新型的小面积时钟独立srpg电路系统的nd0、nr0、iv0与iv1：用来产生控制srpg的逻辑信号；

mp0、mp1、mp2以及mn0、mn1、mn2：din数据输入控制电路，clk=0时将din输入到iv2a与iv2b组成的锁存器；

iv2a、iv2b：数据锁存器且由不间断电源vddc供电，sw0=1时将db状态锁存；

buf0：为三态传输缓冲，sw1=1时qb=n0=~db；

inv4为三态传输门：电源恢复阶段，当vdd导通且pgb=0时用来将db的状态传输给qb；

iv5：为srpg单元的反相器输出门；

下面结合基本操作方法对本发明作进一步描述。

如图2所示，

1）正常工作模式下，pgb=1时，vdd正常供电，数据输入端din的数据可以从srpg单元中输入并锁存，其工作原理为：clk=0时，sw0=0且sw1=0，din通过mp2、mn2输入到iv2a，db=~din，n0=din；当clk=1时，sw0=1且sw1=1，iv2b导通，将数据锁存，同时buf0也导通，din可以被iv5送到q端，也即qb=din，q=~din。

2）休眠省电模式下，pgb=0时，然后vdd电源被切断，vddc正常供电，此时srpg单元进入休眠省电模式，内部锁存的din状态保持，工作原理为：pgb=0，sw0=1，mp0、mp1、mp2、mn0、mn1、mn2组成的输入控制部分关闭，外部din数据不会输入；由于vddc不间断供电，iv2a、iv2b形成锁存，db与n0的状态保持（也即原先外部输入的din的数据状态得以保持）；buf0与iv4都处于掉电状态，qb为不定态。

3）状态恢复模式下，vdd电源接通如果此时pgb=0时，mp0、mp1、mp2、mn0、mn1、mn2组成的输入控制部分仍处于关闭状态，而iv4与buf0导通，将iv2a与iv2b锁存的db的数据状态传送给qb，也即qb=db，因而srpg单元之前的数据状态得以恢复。

图2是本发明实施例提供新型的时钟独立srpg电路系统的工作时序图：

时间1是正常供电情况下（vdd与vddc正常供电）srpg在clk=0时接收din数据，clk=1时数据在锁存器（iv2a与iv2b）中锁存并通过buf0与iv5送往下一级；

时间2是pgb=0且vdd还在正常供电时，din无法通过数据输入控制电路，锁存器iv2a与iv2b导通（因iv2a与iv2b的电源为不间断电源vddc）且buf0关闭，din被锁存在db与n0；

时间3是vdd断电情况下，由于vdd断电且只有vddc正常供电，因而iv2a与iv2b仍然导通，din被iv2a与iv2b锁存，srpg单元的其它器件处于休眠状态；

时间4是vdd恢复但pgb=0时，由于iv4与buf0导通，qb恢复到db的状态；

时间5是vdd恢复且pgb由0变1时，srpg单元进入正常工作模式。

本发明中，由于复用iv2a与iv2b作为正常工作模式的数据锁存以及vdd电源断电后的数据状态锁存，不像以往的普通时钟独立srpg电路单元那样需要额外增加iv3a与iv3b作为断电后的数据状态锁存电路，更节省了电路面积；且因为vdd断电后，原先的数据状态直接被iv2a与iv2b锁存，当vdd恢复上电后，数据无需通过以往电路中的iv4而传输到db，相比以往的普通的时钟独立srpg电路单元，具有更小的电路面积，其状态恢复的响应速度更快。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。