本实用新型涉及集成电路设计领域，具体涉及一种锁相环启动电路。
背景技术：
随着集成电路设计和CMOS工艺的快速发展，集成电路已经进入系统级芯片（System on Chip，SoC）设计阶段。随着电子系统复杂度、集成度和芯片工作频率的不断提高，对片上时钟的分布质量和稳定性的要求也越来越高。锁相环（Phase Locked Loop,PLL）作为片上系统的时钟源，是现代集成电路设计中的重要功能模块，被广泛应用于各类SoC芯片中。
锁相环是把输出相位和输入相位相比较的负反馈系统，利用外部输入的参考信号控制环路内部振荡信号的频率和相位。传统锁相环启动电路如图1所示，在输入信号START来之前，开关S1和S2打开，S3关闭，VCTL点被拉至VDD电压；当START信号来之后，S2关闭，S1和S3打开，由于环路滤波电容的存在，VCTL信号被VREF1信号缓慢拉低直到比较器翻转，产生PLL中各个模块的控制信号，并将S1关闭，启动过程结束。传统锁相环启动电路将两个模拟电压VREF1、VREF2用比较器做比较，产生的信号作为整个环路的使能信号，由于比较器的失调电压（offset），及VCTRL下拉的时间都会受到工艺、电压、温度的影响，因此比较结果并不准确，并且比较器翻转的时间并不固定，可能会导致锁相环启动状态异常。
技术实现要素：
发明目的：为了克服现有技术中存在的不足，本实用新型提供一种锁相环启动控制电路，以加快锁相环的启动、缩短锁定时间，增强锁相环的稳定性和可靠性。
技术方案：为解决上述技术问题，本实用新型提供的锁相环启动电路，包括或非门、第一与非门、第二与非门、自加计数器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、传输门、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管，其中：所述或非门的一个输入端接自加计数器的Q输出端，另一个输入端接锁相环启动电路的输入端CLKN，输出端接自加计数器的CK输入端；所述第一与非门的一个输入端接自加计数器的QN输出端，另一个输入端接锁相环启动电路的输入端CLKP，输出端接自加计数器的CN输入端；所述自加计数器的Q输出端还接第一反相器和第三反相器的输入端及锁相环启动电路的输出端LOOP_ST，RESET输入端接锁相环启动电路的输入端RESET；所述第一反相器的输出端接第二反相器的输入端和第二晶体管的栅端；所述第二反相器的输出端接第五晶体管和第七晶体管的栅端；所述第三反相器的输出端接与第二与非门的一个输入端；所述第二与非门的另一个输入端接锁相环启动电路的输入端RESET，输出端接第四反相器的输入端；所述第四反相器的输出端接第八晶体管的栅端；所述第五反相器的输入端接锁相环启动电路的输入端RESET、第一晶体管的栅端和传输门的一个控制端，输出端接传输门的另一个控制端、第六晶体管和第四晶体管的栅端；所述第二晶体管、第七晶体管源端相连，接第八晶体管、第五晶体管的漏端及第六晶体管、第一晶体管的源端，所述第二晶体管、第七晶体管漏端相连，接锁相环启动电路的输出端V1；所述第五晶体管的源端接地；所述第八晶体管源端接电源Vdd；所述第六晶体管、第一晶体管漏端相连，接第三晶体管的漏端和传输门的输入端；所述的漏端接传输门的输出端和第三晶体管的源端；所述第四晶体管和第三晶体管源端接地。
作为一种优选实施方式，所述自加计数器包括至少三个D触发器，其中第一个D触发器的输入端CK、CN分别作为自加计数器的输入端CK、CN，最后一个D触发器的输出端Q、QN分别作为自加计数器的输出端Q、QN，位于中间的D触发器，其输入端CK、CN接前一个D触发器的输出端Q、QN。
作为一种优选实施方式，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管均为N型晶体管。
作为一种优选实施方式，所述第六晶体管、第七晶体管和第八晶体管均为P型晶体管。
作为一种优选实施方式，所述第一反相器、第二反相器、第三反相器、第四反相器、第五反相器为TTL非门电路。
有益效果：本实用新型与现有技术相比，具有以下实质性的特点和进步：
1）本发明能够使锁相环在可控的时间内，将内部重要节点快速预置为特定电平，缩短PLL启动和锁定时间；
2）本发明通过自加计数器对VCO输出时钟计数，能够控制整个环路的开启次序，使其不会因受到工艺、电压、温度的影响而变化。
附图说明
图1是传统锁相环启动电路图。
图2是本实用新型锁相环启动电路图。
图3是本实用新型锁相环部分的结构框图。
图4是自加计数器电路图。
具体实施方式
下面结合附图和具体实施例，进一步说明本实用新型的技术方案。
如图2所示，锁相环启动电路201包括或非门101、第一与非门102、第二与非门107、自加计数器103、第一反相器104、第二反相器105、第三反相器106、第四反相器108、第五反相器109、传输门110、第一晶体管MN1、第二晶体管MN2、第三晶体管MN3、第四晶体管MN4、第五晶体管MN5、第六晶体管MP1、第七晶体管MP2和第八晶体管MP3，各部件之间的连接关系具体如下：
锁相环启动电路201的输入端RESET接反相器109的输入端，反相器109为电路提供与输入信号RESET相反的信号。
MN3、MN4源端接地，MN4漏端接MN3的栅极和传输门110的输出端，MN3漏端接传输门110的输入端，MN4栅极和传输门110的一个控制端接反相器109的输出端，传输门110的另一控制端接锁相环启动电路201的输入端RESET。
由一个P管MP1和一个N管MN1组成一个传输门，N、P管源端相连，接在MP3的漏端；漏端相连，接在MN3的漏端和传输门110的输入端。MP1的栅极接反相器109的输出端和MN4的栅极；MN1的栅极接锁相环启动电路201的输入端RESET。MP3为VC提供高电位，源端接电源Vdd，栅极接反相器108的输出端。
或非门101的一个输入端接自加计数器103的Q输出端，另一个输入端接锁相环启动电路201的输入端CLKN，输出端接自加计数器103的CK输入端；与非门102的一个输入端接自加计数器103的QN输出端，另一个输入端接锁相环启动电路201的输入端CLKP，输出端接自加计数器103的CN输入端。或非门101和与非门102的输出是一对反向信号。作为一种具体实施方式，自加计数器103由n（n≥3）个D触发器组成，如图4所示，D触发器301的输入端CK、CN分别接或非门101的输出端和与非门102的输出端，输出端Q、QN分别接D触发器302的输入端CN、CK。D触发器302与303之间可根据需求接n个D触发器，接法与上述相同。如果自加计数器103中包含的D触发器的个数为偶数个，则D触发器301的输出端Q、QN分别接D触发器302的输入端CK、CN，第n/2D触发器的输出端Q、QN分别接第（n+1）/2个D触发器的输出端CN、CK。D触发器303的输出端Q、QN反馈接到输入端，起到二分频的作用，所以自加计数器103要在计满2（n-1）个周期后才输出锁相环启动电路201的输出信号LOOP_ST。
自加计数器103的输出端Q接到反相器104、106的输入端。反相器106的输出端接与非门107的一个输入端，与非门107的另一个输入端接锁相环启动电路201的输入端RESET，控制与非门107的输出端信号被置位为1或随锁相环启动电路201的输出端LOOP_ST信号变化。与非门107输出端接反相器108的输入端，反相器108的输出端接MP3的栅极，控制MP3的开关，从而控制高电平对VC点的充电。
反相器104的输出端接反相器105的输入端和MN2的栅极，反相器105的输出端接MP2、MN5的栅极，MN2、MP2组成传输门控制VC对V1的充放电，源端相连，接MP3、MN5的漏端及MP1、MN1的源端；漏端相连，接锁相环启动电路201的输出端V1。MN5的源端接地，为电路中VC点提供放电通路。
上述锁相环启动电路201与压控振荡器（VCO）、分频器（DIVIDER）203、鉴频鉴相器（PFD）204的连接关系如图3所示。当RESET=0，整个锁相环处于复位状态。RESET信号经反相器109，net01信号为1，MN1、MP1截止。RESET信号经过与非门107，将net02信号置为1，经过反相器108，使MP3输入信号为0引起管子开启，VC点开始充电至高电平Vdd。此时因RESET=0，自加计数器103不使能，LOOP_ST信号为0，经过反相器104，使net03信号为1，MN2输入信号由低到高引起管子开启，再经反相器105，使net04信号为0，MP2输入信号为0，管子开启，MN5截止，高电平由VC点传输至V1点。RESET为0，经反相器109，使net01信号为1，MN4输入信号由低到高引起管子开启，将MN3栅极的高电平拉低至0，避免产生未知态Z。
当RESET=1时，整个锁相环开始启动，RESET信号经过与非门107，使net02信号随LOOP_ST变化，此时LOOP_ST信号为0，MP3输入信号为1，管子截止；MP2、MN2保持开启，MN5保持截止，VC、V1保持高电平；同时，RESET信号经反相器109，使net01信号为0，MN1、MP1开启，MN4截止，V1随VC点开始放电，MN3的漏端充电；传输门110开启，高电平由MN3漏端经net05传至MN3栅极，使其输入信号由低到高引起管子开启，MN3漏端信号被拉低。
RESET信号保持为1，压控振荡器（VCO）202、自加计数器103被使能，当V1随VC放电至某特定电平（与VCO设计参数有关），压控振荡器（VCO）202开始震荡，输出CLKN、CLKP信号，此时V1继续下降；当CLK信号通过自加计数器计数N个周期后（可通过计数器设置），输出指示信号LOOP_ST信号为1，经反相器104，使net03信号为0，经反相器105，使net04信号为1，MN2、MP2截止，V1点悬空，保持特定电平不再下降。MN5导通，将VC点电压下拉至0。分频器（DIVIDER）203、鉴频鉴相器（PFD）204受到LOOP_ST信号控制被使能开始工作，整个环路打开，锁相环启动过程结束。