移位寄存器单元及其驱动方法、栅极驱动电路及显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。

背景技术：

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)或者OLED(Organic Light Emitting Diode，有机发光二极管)显示器内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动电路。现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域，以形成栅极驱动电路。

此外随着触控(Touch)技术的不断发展，上述显示器包括触控屏，该触摸屏可分为外挂式与内嵌式，外挂式可以将具有触控功能的面板定位在显示器的出光侧，且覆盖显示器的可视区域。内嵌式是将具有触控功能集成在显示器的显示面板(Panel)上。

上述栅极驱动电路包括多个级联的移位寄存器单元，现有技术中，为了避免触控扫描信号输入的过程中与GOA电路输移位寄存器单元输出的栅极扫描信号发生冲突，通常在触控阶段，当触控扫描信号输入时，需要控制移位寄存器单元的输出端向栅线无信号输出。当触控扫描信号输入后，移位寄存器单元的输出端继续对栅线进行扫描。然而，现有技术中，移位寄存器单元的信号输入端在触控阶段长时间处于不稳定的浮动状态，导致其输出的信号发生偏移，从而在触控阶段结束后，会使得上拉节点无法上拉至高电平准位，进而导致与该移位寄存器单元相连接的栅线无法正常接收到栅极扫描信号。

技术实现要素：

本发明的实施例提供移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，能够解决移位寄存器单元的信号输入端在触控阶段长时间处于不稳定的浮动状态，导致显示阶段该移位寄存器单元中的上拉节点电位无法拉高至高电平准位的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括电压稳定模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块以及复位模块；所述电压稳定模块连接所述上拉控制模块、第一控制信号端、第二控制信号端、复位信号端、信号输入端以及上拉节点；所述电压稳定模块用于在所述第二控制信号端、所述复位信号端以及所述上拉节点的控制下将所述第一控制信号端的信号输出至所述上拉控制模块，或者将上述信号输入端的电位下拉至所述第一控制信号端的电位；所述上拉控制模块还连接信号输入端、第三控制信号端以及上拉节点；所述上拉控制模块用于在所述信号输入端或所述电压稳定模块的控制下，将所述第三控制信号端的信号输出至所述上拉节点；所述上拉模块连接第一时钟信号端、所述上拉节点以及信号输出端；所述上拉模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；所述下拉控制模块连接第二时钟信号端、所述上拉节点、下拉节点、所述上拉模块以及第一电压端；所述下拉控制模块用于在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述下拉节点，或者用于在所述上拉节点和所述上拉模块的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位；所述下拉模块连接所述下拉节点、所述上拉节点、所述信号输出端以及所述第一电压端；所述下拉模块用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端的电位；所述复位模块连接所述复位信号端、所述第四控制信号端以及所述上拉节点；所述复位模块用于在所述复位信号端的控制下，将所述第四控制信号端的信号输出至所述上拉节点。

优选的，所述电压稳定模块包括：第一晶体管、第二晶体管以及第三晶体管；其中，第一晶体管和第二晶体管为N型晶体管，第三晶体管为P型晶体管；或者第一晶体管和第二晶体管为P型晶体管，第三晶体管为N型晶体管；所述第一晶体管的栅极连接所述第二控制信号端，第一极连接所述第二晶体管的第二极，第二极与所述上拉控制模块和所述信号输入端相连接；所述第二晶体管的栅极连接所述上拉节点，第一极连接所述第三晶体管的第二极；所述第三晶体管的栅极连接所述复位信号端，第一极连接所述第一控制信号端。

优选的，所述上拉控制模块包括：第四晶体管，所述第四晶体管的栅极连接所述信号输入端和所述电压稳定模块，第一极连接所述第三控制信号端，第二极与所述上拉节点相连接。

优选的，所述上拉模块包括：第五晶体管和第一电容；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述信号输出端相连接；所述第一电容的一端连接所述第五晶体管的栅极，另一端与所述第五晶体管的第二极相连接。

优选的，所述下拉控制模块包括：第六晶体管、第七晶体管、第八晶体管以及第二电容；所述第六晶体管的栅极和第一极连接第二时钟信号端，第二极连接所述下拉节点；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接；所述第八晶体管的栅极连接所述上拉模块，第一极连接所述下拉节点，第二极与所述第一电压端相连接；所述第二电容的一端连接所述下拉节点，第二极与所述第一电压端相连接。

优选的，所述下拉模块包括：第九晶体管和第十晶体管；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

优选的，所述复位模块包括：第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第四控制信号端相连接。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器单元；第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，其余移位寄存器单元的信号输入端连接上一级移位寄存器单元的信号输出端；除了最后一级移位寄存器单元以外，其余移位寄存器单元的信号输出端连接下一级移位寄存器单元的复位信号端；最后一级移位寄存器单元的复位信号端连接所述起始信号端。

本发明实施例的又一方面，提供一种显示装置，包括如上所述的栅极驱动电路。

本发明实施例的再一方面，提供用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，所述驱动方法包括：在第一显示阶段：在信号输入端的控制下，上拉控制模块开启，将第三控制信号端的信号输出至上拉节点，对所述上拉节点进行充电；在上拉节点的控制下，上拉模块将所述第一时钟信号端的信号输出至信号输出端，且下拉控制模块将下拉节点的电位下拉至第一电压端的电位；在第一触控阶段：电压稳定模块开启，将第一控制信号端的信号输出至所述上拉控制模块，以控制所述上拉控制模块处于关闭状态；所述电压稳定模块将上述信号输入端的电位下拉至所述第一控制信号端的电位；所述上拉节点保持所述第一显示阶段的电位；在上拉节点的控制下，上拉模块将所述第一时钟信号端的信号输出至信号输出端，且下拉控制模块将下拉节点的电位下拉至第一电压端的电位；在第二触控阶段：电压稳定模块开启，将第一控制信号端的信号输出至所述上拉控制模块，以控制所述上拉控制模块处于开启状态，所述第三控制信号端的信号通过所述上拉控制模块输出至上拉节点，对所述上拉节点进行充电；在上拉节点的控制下，上拉模块将所述第一时钟信号端的信号输出至信号输出端，且下拉控制模块将下拉节点的电位下拉至第一电压端的电位；在第二显示阶段：在所述信号输入端的控制下，所述上拉控制模块开启，将第三控制信号端的信号输出至上拉节点；在上拉节点的控制下，上拉模块将所述第一时钟信号端的信号作为栅极驱动信号输出至信号输出端，且下拉控制模块将下拉节点的电位下拉至第一电压端的电位；在第三显示阶段：在所述信号输入端的控制下，所述上拉控制模块关闭；在复位信号端的控制下，复位模块开启将第四控制信号端的信号输出至上拉节点；下拉控制模块将第二时钟信号端的信号输出至下拉节点；在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至第一电压端的电压。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：电压稳定模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块以及复位模块。其中，电压稳定模块连接上拉控制模块、第一控制信号端、第二控制信号端、复位信号端、信号输入端以及上拉节点。电压稳定模块用于在第二控制信号端、复位信号端以及上拉节点的控制下将第一控制信号端的信号输出至上拉控制模块，或者将上述信号输入端的电位下拉至所述第一控制信号端的电位。上拉控制模块还连接信号输入端、第三控制信号端以及上拉节点。上拉控制模块用于在信号输入端或电压稳定模块的控制下，将第三控制信号端的信号输出至上拉节点。上拉模块连接第一时钟信号端、上拉节点以及信号输出端，上拉模块用于在上拉节点的控制下，将第一时钟信号端的信号输出至信号输出端。下拉控制模块连接第二时钟信号端、上拉节点、下拉节点、上拉模块以及第一电压端。下拉控制模块用于在第二时钟信号端的控制下，将第二时钟信号端的信号输出至下拉节点，或者用于在上拉节点和上拉模块的控制下，将下拉节点的电位下拉至第一电压端的电位。下拉模块连接下拉节点、上拉节点、信号输出端以及第一电压端，下拉模块用于在下拉节点的控制下，分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。复位模块连接复位信号端、第四控制信号端以及上拉节点，复位模块用于在复位信号端的控制下，将第四控制信号端的信号输出至上拉节点。

由上述可知，在一图像帧内当上拉节点被充电后，可以插入触控阶段。该触控阶段包括第一触控阶段和第二触控阶段。这样一来，一方面，在第一触控阶段，电压稳定模块开启，将第一控制信号端的信号输出至上拉控制模块，以控制上拉控制模块处于关闭状态，使得上拉控制模块不会对上拉节点的电位造成影响。此外，该电压稳定模块还将上述信号输入端的电位下拉至第一控制信号端的电位，从而当多上级联的上述移位寄存器单元构成栅极驱动电路时，该电压稳定模块可以将与该信号输入端相连接的上一级移位寄存器单元的信号输出端拉低，从而可以避免在该第一触控阶段由于像素电压不稳定，使得在耦合电容较强的情况下，导致与上一级移位寄存器单元的信号输出端相连接的栅线误开启，进而避免了显示信号对触控信号造成的干扰。

另一方面，在第二触控阶段，电压稳定模块开启，将第一控制信号端的信号输出至上拉控制模块，控制上拉控制模块处于开启状态，以将第三控制信号端的信号通过上拉控制模块输出至上拉节点，对上拉节点进行充电。这样一来，在信号输出端输出栅极扫描信号之前，即使信号输入端在上述触控阶段长时间处于不稳定的浮动状态，但是电压稳定模块能够在上述第二触控阶段控制上拉控制模块处于开启状态，从而可以解决浮动状态的信号输入端输出信号发生偏离，导致上拉控制模块无法正常开启，使得上拉节点电位无法拉高至高电平准位的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为用于控制图1所示的移位寄存器单元的信号的时序图；

图3为图1中各个模块的具体结构示意图；

图4为本发明实施例提供的由多个图1所示的移位寄存器单元级联而成的栅极驱动电路。

附图标记：

10-电压稳定模块；20-上拉控制模块；30-上拉模块；40-下拉控制模块；50-下拉模块；60-复位模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括电压稳定模块10、上拉控制模块20、上拉模块30、下拉控制模块40、下拉模块50以及复位模块60。

其中，电压稳定模块10连接上拉控制模块20、第一控制信号端EN、第二控制信号端Vcomen、复位信号端RESET、信号输入端INPUT以及上拉节点PU。

该电压稳定模块10用于在第二控制信号端Vcomen、复位信号端RESET以及上拉节点PU的控制下将第一控制信号端EN的信号输出至上拉控制模块20，或者将上述信号输入端INPUT的电位下拉第一控制信号端EN的电位。

上拉控制模块20还连接信号输入端INPUT、第三控制信号端CN以及上拉节点PU。上拉控制模块20用于在信号输入端INPUT或电压稳定模块10的控制下，将第三控制信号端CN的信号输出至上拉节点PU。

上拉模块30连接第一时钟信号端CK、上拉节点PU以及信号输出端OUTPUT。该上拉模块30用于在上拉节点PU的控制下，将第一时钟信号端CK的信号输出至信号输出端OUTPUT。

下拉控制模块40连接第二时钟信号端CKB、上拉节点PU、下拉节点PD、上拉模块30以及第一电压端VGL。该下拉控制模块40用于在第二时钟信号端CKB的控制下，将第二时钟信号端CKB的信号输出至下拉节点PD，或者用于在上拉节点PU和上拉模块30的控制下，将下拉节点PD的电位下拉至第一电压端VGL的电位。

下拉模块50连接下拉节点PD、上拉节点PU、信号输出端OUTPUT以及第一电压端VGL。该下拉模块50用于在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VGL的电位。

复位模块60连接复位信号端RESET、第四控制信号端CNB以及上拉节点PU。该复位模块60用于在复位信号端RESET的控制下，将第四控制信号端CNB的信号输出至上拉节点PU，以对该上拉节点PU进行复位。

由上述可知，在一图像帧内当上拉节点PU被充电后，可以插入触控阶段。该触控阶段如图2所示包括第一触控阶段P1和第二触控阶段P2。这样一来，一方面，在第一触控阶段P1，电压稳定模块10开启，将第一控制信号端EN的信号输出至上拉控制模块20，以控制上拉控制模块20处于关闭状态，使得上拉控制模块20不会对上拉节点PU的电位造成影响。此外，该电压稳定模块10还将上述信号输入端INPUT的电位下拉至第一控制信号端EN的电位，从而当多上级联的上述移位寄存器单元构成栅极驱动电路时，该电压稳定模块10可以将与该信号输入端INPUT相连接的上一级移位寄存器单元的信号输出端OUTPUT拉低，从而可以避免在该第一触控阶段P1由于像素电压不稳定，使得在耦合电容较强的情况下，导致与上一级移位寄存器单元的信号输出端OUTPUT相连接的栅线误开启，进而避免了显示信号对触控信号造成的干扰。

另一方面，在第二触控阶段P2，电压稳定模块10开启，将第一控制信号端EN的信号输出至上拉控制模块20，控制上拉控制模块20处于开启状态，以将第三控制信号端CN的信号通过上拉控制模块20输出至上拉节点PU，对上拉节点PU进行充电。这样一来，在信号输出端OUTPUT输出栅极扫描信号之前，即使信号输入端INPUT在上述触控阶段长时间处于不稳定的浮动状态，但是电压稳定模块10能够在上述第二触控阶段P2控制上拉控制模块10处于开启状态，从而可以解决浮动状态的信号输入端INPUT输出信号发生偏离，导致上拉控制模块20无法正常开启，使得上拉节点PU电位无法拉高至高电平准位的问题。

以下对图1中各个模块的具体结构进行详细的说明。

具体的，如图3所示，该电压稳定模块包括：第一晶体管M1、第二晶体管M2以及第三晶体管M3。其中，第一晶体管M1和第二晶体管M2为N型晶体管，第三晶体管M3为P型晶体管；或者第一晶体管M1和第二晶体管M2为P型晶体管，第三晶体管M3为N型晶体管。

其中，第一晶体管M1的栅极连接第二控制信号端Vcomen，第一极连接第二晶体管M2的第二极，第二极与上拉控制模块20和信号输入端INPUT相连接。

第二晶体管M2的栅极连接上拉节点PU，第一极连接第三晶体管M3的第二极。

第三晶体管M3的栅极连接复位信号端RESET，第一极连接第一控制信号端EN。

上拉控制模块20包括：第四晶体管M4，该第四晶体管M4的栅极连接信号输入端INPUT和电压稳定模块10，第一极连接第三控制信号端CN，第二极与上拉节点PU相连接。当该电压稳定模块10的结构如上所述时，该第四晶体管M4的栅极与上述第一晶体管的第一极相连接。

此外，该上拉模块30包括：第五晶体管M5和第一电容C1。

其中，第五晶体管M5的栅极连接上拉节点PU，第一极连接第一时钟信号端CK，第二极与信号输出端OUTPUT相连接。

第一电容C1的一端连接第五晶体管M5的栅极，另一端与第五晶体管M5的第二极相连接。

下拉控制模块40包括：第六晶体管M6、第七晶体管M7、第八晶体管M8以及第二电容C2。

其中，第六晶体管M6的栅极和第一极连接第二时钟信号端CKB，第二极连接下拉节点PD。

第七晶体管M7的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极与第一电压端VGL相连接。

第八晶体管M8的栅极连接上拉模块30，第一极连接下拉节点PD，第二极与第一电压端VGL相连接。当该上拉模块30的结构如上所述时，该第八晶体管M8的栅极连接第一电容C1的另一端。

第二电容C2的一端连接下拉节点PD，第二极与第一电压端VGL相连接。

下拉模块50包括：第九晶体管M9和第十晶体管M10。

其中，第九晶体管M9的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极与第一电压端VGL相连接。

第十晶体管M10的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极与第一电压端VGL相连接。

此外，复位模块60包括：第十一晶体管M11，该第十一晶体管M11的栅极连接复位信号端RESET，第一极连接上拉节点PU，第二极与第四控制信号端CNB相连接。

需要说明的是，上述晶体管中，除了第三晶体管M3以外，其余晶体管的类型相同。即当第三晶体管M3为N型晶体管时，其余晶体管为P型晶体管。当第三晶体管M3为P型晶体管时，其余晶体管为N型晶体管。

此外，上述晶体管的第一极可以为源极，第二极为漏极；或者第一极为漏极，第二极为源极。

以下，以第三晶体管M3为P型晶体管时，其余晶体管为N型晶体管，且第一电压端VGL输入低电平为例，结合图2所示的信号时序图，对图3所示的移位寄存器在一图像帧内的各个阶段中各个晶体管的通断状态进行详细的说明。

其中，一图像帧如图2所示依次包括第一显示阶段T1、第一触控阶段P1、第二触控阶段P2、第二显示阶段T2以及第三显示阶段T3。

具体的，在一图像帧的第一显示阶段T1，如图2所示，CK＝0；CKB＝1；CN＝1；CNB＝0；INPUT＝1；RESET＝0；EN＝0；Vcomen＝0。其中，本发明实施例中，“0”表示低电平，“1”表示高电平。

在此情况下，由于信号输入端INPUT输入高电平，因此图3中的第四晶体管M4开启，从而将第三控制信号端CN输入的高电平通过第四晶体管M4输出至上拉节点PU，以对该上拉节点PU进行充电，且上述第一电容C1对输入至上拉节点PU的高电平进行存储。

基于此，在上拉节点PU的控制下，第五晶体管M5和第二晶体管M2导通。在此情况下，从而使得第一时钟信号端CK输入的电平通过该第五晶体管M5输出至信号输出端。

此外，在该上拉节点PU和第一电容C1的放电作用下，第七晶体管M7和第八晶体管M8分别导通，从而将下拉节点PD的电位下拉至第一电压端VGL的低电位。在此情况下，第九晶体管M9和第十晶体管M10截止。

另外，第二控制信号端Vcomen输入低电平，因此第一晶体管M1截止，复位信号端RESET输入低电平，第三晶体管M3导通。

综上所述，在上述第一显示阶段T1，上拉节点PU被充电，信号输出端OUTPUT输出低电平。

需要说明的是，图2是以信号输入端INPUT在第一显示阶段T1输入高电平，且在该第一显示阶段T1之前的一个阶段输入低电平为例进行的说明。此外，该信号输入端INPUT还可以在在第一显示阶段T1输入低电平，且在该第一显示阶段T1之前的一个阶段输入高电平。在此情况下，在该第一显示阶段T1之前的一个阶段，上述上拉节点PU被充电，而在该第一显示阶段T1，上拉节点PU保持上一阶段的电位，即高电位。其余晶体管的通断情况同上所述，此处不再赘述。

接下来，插入触控阶段(第一触控阶段P1和第二触控阶段P2)。具体的，在一图像帧的第一触控阶段P1，如图2所示，CK＝0；CKB＝0；CN＝0；CNB＝0；INPUT＝0；RESET＝0；EN＝0；Vcomen＝1。

在此情况下，由于信号输入端INPUT输入低电平，因此第四晶体管M4截止，上述上拉节点PU保持第一显示阶段T1的高电平。基于此，第五晶体管M5导通，将第一时钟信号端CK输入的低电平输出至信号输出端OUTPUT。

此时，在上拉节点PU的控制下，第二晶体管M2导通；复位信号端RESET控制第三晶体管M3导通，第二控制信号端Vcomen控制第一晶体管M1导通，从而将第一控制信号端EN的信号通过第三晶体管M3、第二晶体管M2以及第一晶体管M1输出至第四晶体管M4栅极，从而使得第四晶体管M4处于截止状态，避免了第四晶体管M4误导通，造成上拉节点PU电位降低的问题。

此外，信号输入端INPUT的电位被下拉至第一控制信号端EN的低电平，在此情况下，当将上述多个移位寄存器单元级联以构成栅极驱动电路时，与该上述信号输入端INPUT相连接的上一级移位寄存器单元的信号输出端OUTPUT也可以被拉低，从而能够避免在该第一触控阶段P1由于像素电压不稳定，使得在耦合电容较强的情况下，导致上一级移位寄存器单元的信号输出端OUTPUT的电位未及时拉低，从而使得与上一级移位寄存器单元的信号输出端OUTPUT相连接的栅线误开启，进而避免了显示信号对触控信号造成的干扰。

其余晶体管的通断状态与第一显示阶段T1相同，此处不再赘述。

综上所述，由于信号输出端OUTPUT输出低电平，且上一级移位寄存器单元的信号输出端OUTPUT的电位也被拉低，从而可以避免显示信号在该第一触控阶段P1出现误输出而对触控信号造成干扰的问题。

在一图像帧的第二触控阶段P2，如图2所示，CK＝0；CKB＝0；CN＝1；CNB＝0；INPUT＝0；RESET＝0；EN＝1；Vcomen＝1。

在此情况下，第一晶体管M1、第二晶体管M2以及第三晶体管M3均保持导通状态，此时第一控制信号端EN输入的高电平，通过上述三个晶体管输出至第四晶体管M4的栅极，该第四晶体管M4导通，第三控制信号端CN输入的高电平输出至上拉节点PU，以对该上拉节点PU进行充电，此时第五晶体管M5仍然处于导通状态，第一时钟信号端CK的低电平输出至信号输出端OUTPUT。由于信号输出端OUTPUT在该第二触控阶段P2仍然输出低电平，因此不会对触控信号造成干扰。

这样一来，在该第二触控阶段P2上拉节点PU再次被充电，从而可以在信号输出端OUTPUT输出栅极扫描信号之前，使得上拉节点PU电位位于高电平准位，以确保在触控阶段之后的显示阶段，上述信号输出端OUTPUT能够输出栅极驱动信号。因此，即使信号输入端INPUT在上述触控阶段长时间处于不稳定的浮动状态而使得输出的信号发生偏离，上述第四晶体管M4在该第二触控阶段P2仍然能够正常导通，避免了上拉节点PU电位无法拉高至高电平准位的问题。

其余晶体管的通断状态与第一显示阶段T1相同，此处不再赘述。

接下来，触控阶段结束，进入第二显示阶段T2，如图2所示，CK＝1；CKB＝0；CN＝1；CNB＝0；INPUT＝1；RESET＝0；EN＝0；Vcomen＝0。

在此情况下，信号输入端INPUT输出高电平，第四晶体管M4导通，第三控制信号端CN输入的高电平输出至上拉节点PU。且在该上拉节点PU的控制下，第五晶体管M5导通，从而将第一时钟信号端CK输入的高电平作为栅极扫描信号由信号输出端OUTPUT输出至与该移位寄存器单元相连接的栅线上，以对该栅线进行扫描，从而开启与该栅线相连接的亚像素，以实现画面显示。

其余晶体管的通断状态与第一显示阶段T1相同，此处不再赘述。

综上所述，移位寄存器单元在该第二显示阶段T2输出栅极扫描信号。

接下来，在第三显示阶段T3：如图2所示，CK＝0；CKB＝1；CN＝1；CNB＝0；INPUT＝0；RESET＝1；EN＝0；Vcomen＝0。

在此情况下，第二时钟信号端CKB输入高电平，将第六晶体管M6导通，从而将第二时钟信号端CKB的高电平输出至下拉节点PD。在该下拉节点PD的控制下，将第九晶体管M9导通，从而通过该第九晶体管M9将上拉节点PU的电位下拉至第一电压端VGL的电位。此外，第十晶体管M10导通，将信号输出端OUTPUT的电位下拉至第一电压端VGL的电位。

此外，复位信号端RESET输入高电平，第三晶体管M3截止，第十一晶体管M11导通，从而将上拉节点PU的电位下拉至第一电压端VGL的电位。此时，第五晶体管M5截止。且第一晶体管M1截止。

本发明实施例提供一种栅极驱动电路，如图4所示，包括多个级联的如上所述的任意一种移位寄存器单元(RS1、RS2……RS(n-1)、RSn)。n为大于2的正整数。

其中，第一级移位寄存器单元RS1的信号输入端连接起始信号端STV。其中该起始信号端STV用于输入起始信号，从而使得接收该起始信号的栅极驱动电路开始工作。

此外，除了第一级移位寄存器单元RS1以外，其余移位寄存器单元的信号输入端INPUT连接上一级移位寄存器单元的信号输出端OUTPUT。

除了最后一级移位寄存器单元RSn以外，其余移位寄存器单元的信号输出端OUTPUT连接下一级移位寄存器单元的复位信号端RESET。

最后一级移位寄存器单元的复位信号端RESET连接上述起始信号端STV。当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。或者又例如，最后一级移位寄存器单元的复位信号端RESET可以单独设置的复位信号，以对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。

需要说明的是，构成上述栅极驱动电路的移位寄存器单元具有与前述实施例提供的移位寄存器单元相同的结构和和有益效果。由于前述实施例已经对移位寄存器单元的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。其中，阵列基板的详细结构已在前述实施例中做了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，其中，在一图像帧内，该一图像帧如图2所示依次包括第一显示阶段T1、第一触控阶段P1、第二触控阶段P2、第二显示阶段T2以及第三显示阶段T3，上述驱动方法包括：

在一图像帧的第一显示阶段T1：

在信号输入端INPUT的控制下，上拉控制模块20开启，将第三控制信号端CN的信号输出至上拉节点PU，以对该上拉节点PU进行充电。

具体的，当移位寄存器单元的结构如图3所示，且除了第三晶体管M3以外，其余晶体管均为N型晶体管时，信号输入端INPUT输入高电平，图3中的第四晶体管M4开启，从而将第三控制信号端CN输入的高电平通过第四晶体管M4输出至上拉节点PU，以对该上拉节点PU进行充电，且上述第一电容C1对输入至上拉节点PU的高电平进行存储。

基于此，在上拉节点PU的控制下，上拉模块30将第一时钟信号端CK的信号输出至信号输出端OUTPUT，且下拉控制模块40将下拉节点PD的电位下拉至第一电压端VGL的电位。

具体的，在上拉节点PU的控制下，第五晶体管M5和第二晶体管M2导通。在此情况下，从而使得第一时钟信号端CK输入的电平通过该第五晶体管M5输出至信号输出端。

此外，在该上拉节点PU和第一电容C1的放电作用下，第七晶体管M7和第八晶体管M8分别导通，从而将下拉节点PD的电位下拉至第一电压端VGL的低电位。

此外，下拉控制模块40、下拉模块50以及复位模块60均处于关闭状态。

在一图像帧的第一触控阶段T1：

电压稳定模块10开启，将第一控制信号端EN的信号输出至上拉控制模块20，以控制所述上拉控制模块处于关闭状态。此外，该电压稳定模块10将信号输入端INPUT的信号下拉至第一控制信号端EN的信号。该上拉节点PU保持第一显示阶段T1的电位。

具体的，信号输入端INPUT的电位被下拉至第一控制信号端EN的低电平，在此情况下，当将上述多个移位寄存器单元级联以构成栅极驱动电路时，与该上述信号输入端INPUT相连接的上一级移位寄存器单元的信号输出端OUTPUT也可以被拉低，从而能够避免在该第一触控阶段P1由于像素电压不稳定，使得在耦合电容较强的情况下，导致上一级移位寄存器单元的信号输出端OUTPUT的电位未及时拉低，从而使得与上一级移位寄存器单元的信号输出端OUTPUT相连接的栅线误开启，进而避免了显示信号对触控信号造成的干扰。

其余模块工作情况与第一显示阶段T1相同，此处不再赘述。

在一图像帧的第二触控阶段P2：

电压稳定模块10开启，将第一控制信号端EN的信号输出至上拉控制模块20，以控制该上拉控制模块20处于开启状态，该第三控制信号端CN的信号通过上拉控制模块20输出至上拉节点PU，对上拉节点PU进行充电。

具体的，第一晶体管M1、第二晶体管M2以及第三晶体管M3均保持导通状态，此时第一控制信号端EN输入的高电平，通过上述三个晶体管输出至第四晶体管M4的栅极，该第四晶体管M4导通，第三控制信号端CN输入的高电平输出至上拉节点PU，以对该上拉节点PU进行充电，此时第五晶体管M5仍然处于导通状态，第一时钟信号端CK的低电平输出至信号输出端OUTPUT。由于信号输出端OUTPUT在该第二触控阶段P2仍然输出低电平，因此不会对触控信号造成干扰。

这样一来，在该第二触控阶段P2上拉节点PU再次被充电，从而可以在信号输出端OUTPUT输出栅极扫描信号之前，使得上拉节点PU电位位于高电平准位，以确保在触控阶段之后的显示阶段，上述信号输出端OUTPUT能够输出栅极驱动信号。因此，即使信号输入端INPUT在上述触控阶段长时间处于不稳定的浮动状态而使得输出的信号发生偏离，上述第四晶体管M4在该第二触控阶段P2仍然能够正常导通，避免了上拉节点PU电位无法拉高至高电平准位的问题。

其余模块工作情况与第一显示阶段T1相同，此处不再赘述。

在一图像帧的第二显示阶段T2：

在信号输入端INPUT的控制下，上拉控制模块10开启，将第三控制信号端CN的信号输出至上拉节点PU。

具体的，信号输入端INPUT输出高电平，第四晶体管M4导通，第三控制信号端CN输入的高电平输出至上拉节点PU。

在上拉节点PU的控制下，上拉模块30将第一时钟信号端CK的信号作为栅极驱动信号输出至信号输出端OUTPUT，且下拉控制模块40将下拉节点PD的电位下拉至第一电压端VGL的电位。

具体的，在该上拉节点PU的控制下，第五晶体管M5导通，从而将第一时钟信号端CK输入的高电平作为栅极扫描信号由信号输出端OUTPUT输出至与该移位寄存器单元相连接的栅线上，以对该栅线进行扫描，从而开启与该栅线相连接的亚像素，以实现画面显示。综上所述，移位寄存器单元在该第二显示阶段T2输出栅极扫描信号。

其余模块工作情况与第一显示阶段T1相同，此处不再赘述。

在一图像帧的第三显示阶段T3：

在信号输入端INPUT的控制下，上拉控制模块20关闭。在复位信号端RESET的控制下，复位模块60开启将第四控制信号端CNB的信号输出至上拉节点PU。下拉控制模块40将第二时钟信号端CKB的信号输出至下拉节点PD。在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VGL的电压。

具体的，第二时钟信号端CKB输入高电平，将第六晶体管M6导通，从而将第二时钟信号端CKB的高电平输出至下拉节点PD。在该下拉节点PD的控制下，将第九晶体管M9导通，从而通过该第九晶体管M9将上拉节点PU的电位下拉至第一电压端VGL的电位。此外，第十晶体管M10导通，将信号输出端OUTPUT的电位下拉至第一电压端VGL的电位。

此外，复位信号端RESET输入高电平，第三晶体管M3截止，第十一晶体管M11导通，从而将上拉节点PU的电位下拉至第一电压端VGL的电位。此时，第五晶体管M5截止。且第一晶体管M1截止。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。