栅极驱动电路和显示面板的制作方法

本发明涉及显示技术领域，尤其是涉及一种栅极驱动电路和显示面板。

背景技术：

现有柔性显示面板采用goa(gatedriveronarray，阵列基板行驱动)电路，以实现柔性显示面板的窄边框，如图1所示，goa电路中下拉维持电路的功能是维持q点、极传信号cout(n)及输出信号g(n)为低电平，其中，qb点控制下拉维持电路中的tft栅极点，但是qb点长时间处于高电位，因此，下拉维持单元的tft长时间处于开态，当tft受到正向压力时，阈值电压易正偏，导致qb点的下拉维持能力减弱，降低了电路的稳定性。

所以，现有的栅极驱动电路存在稳定性较差的技术问题。

技术实现要素：

本发明提供一种栅极驱动电路和显示面板，用于解决现有的栅极驱动电路存在稳定性较差的技术问题。

为解决上述问题，本发明提供的技术方案如下：

本发明提供一种栅极驱动电路，该栅极驱动电路包括：

第一上拉电路；

第二上拉电路，通过第一点与所述第一上拉电路连接，所述第一点包括第二上拉电路的栅极信号控制节点；

下拉电路；

反相器；

第一下拉维持电路，通过第二点与所述反相器连接，所述第二点包括第一下拉维持电路的栅极信号控制节点；

第二下拉维持电路，包括第四时钟信号输入端，所述第二下拉维持电路与所述第一点连接，用于在所述第四时钟信号输入端输入的第四时钟信号的控制下降低第一点的电位；

上拉控制电路，包括第三时钟信号输入端，所述上拉控制电路与所述第一点连接，用于在第三时钟信号输入端输入的第三时钟信号的控制下提升所述第一点的电位，以使第二点的电位降低。

在本发明提供的栅极驱动电路中，所述第一上拉电路包括第一晶体管、第一信号输入端和第一级传信号端，所述第一晶体管的栅极与所述第一级传信号端连接，所述第一晶体管的第一电极与所述第一信号输入端连接，所述第一晶体管的第二电极与所述第一点连接。

在本发明提供的栅极驱动电路中，该栅极驱动电路还包括存储电容、第二级传信号端、第二信号输出端，所述第二上拉电路包括第二晶体管、第三晶体管和第二时钟信号输入端，所述第二晶体管的栅极与所述第一点连接，所述第二晶体管的第一电极与所述第二时钟信号输入端连接，所述第二晶体管的第二电极与所述第二级传信号端连接，所述第三晶体管的栅极与所述第一点连接，所述第三晶体管的第一电极与所述第二时钟信号输入端连接，所述第三晶体管的第二电极与所述第二信号输出端连接，所述存储电容与所述第一点连接，所述存储电容与所述第二级传信号端连接。

在本发明提供的栅极驱动电路中，所述第二下拉维持电路还包括第四晶体管和低电位输入端，所述第四晶体管的栅极与所述第四时钟信号输入端连接，所述第四晶体管的第一电极与所述低电位输入端连接，所述第四晶体管的第二电极与所述第一点连接。

在本发明提供的栅极驱动电路中，所述第二下拉维持电路还包括第五晶体管，所述第五晶体管的栅极与所述第二点连接，所述第五晶体管的第一电极与所述低电位输入端连接，所述第五晶体管的第二电极与所述第一点连接。

在本发明提供的栅极驱动电路中，所述第一下拉维持电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极与所述第二点连接，所述第六晶体管的第一电极与所述低电位输入端连接，所述第六晶体管的第二电极与所述第二级传信号端连接，所述第七晶体管的栅极与所述第二点连接，所述第七晶体管的第一电极与所述低电位输入端连接，所述第七晶体管的第二电极与所述第二信号输出端连接。

在本发明提供的栅极驱动电路中，所述下拉电路包括第八晶体管和第三级传信号端，所述第八晶体管的栅极与所述第三级传信号端连接，所述第八晶体管的第一电极与所述低电位输入端连接，所述第八晶体管的第二电极与所述第二信号输出端连接。

在本发明提供的栅极驱动电路中，所述上拉控制电路还包括第九晶体管和高电位输入端，所述第九晶体管的栅极与所述第三时钟信号输入端连接，所述第九晶体管的第一电极与所述高电位输入端连接，所述第九晶体管的第二电极与所述第一点连接。

在本发明提供的栅极驱动电路中，所述反相器包括第十晶体管、第十一晶体管，所述第十晶体管的栅极与所述高电位输入端连接，所述第十晶体管的第一电极与所述高电位输入端连接，所述第十晶体管的第二电极与所述第二点连接，所述第十一晶体管的栅极与所述第一点连接，所述第十一晶体管的第一电极与所述低电位输入端连接，所述第十一晶体管的第二电极与所述第二点连接。

同时，本发明提供一种显示面板，该显示面板包括上述任一所述的栅极驱动电路。

有益效果：本发明提供一种栅极驱动电路和显示面板，该栅极驱动电路包括第一上拉电路、第二上拉电路、下拉电路、反相器、第一下拉维持电路、第二下拉维持电路和上拉维持电路，所述第二上拉电路通过第一点与所述第一上拉电路连接，所述第一点包括第二上拉电路的栅极信号控制节点，所述第一下拉维持电路通过第二点与所述反相器连接，所述第二点包括第一下拉维持电路的栅极信号控制节点，所述第二下拉维持电路包括第四时钟信号输入端，所述第二下拉维持电路与所述第一点连接，用于在所述第四时钟信号输入端输入的第四时钟信号的控制下降低第一点的电位，所述上拉控制电路包括第三时钟信号输入端，所述上拉控制电路与所述第一点连接，用于在第三时钟信号输入端输入的第三时钟信号的控制下提升所述第一点的电位，以使第二点的电位降低；通过设置上拉控制电路，使上拉控制电路在第三时钟信号的控制下提升第一点的电位，从而使第二点的电位在每一个周期内能降低一段时间，从而减少了下拉维持电路的晶体管的受压时间，增加了栅极驱动电路的稳定性，且第二下拉维持电路保证了第一点在第二点处于高电位时，第一点的电位降低，解决了现有的栅极驱动电路存在稳定性较差的技术问题。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有栅极驱动电路示意图；

图2为现有栅极驱动电路时序图；

图3为本发明实施例提供的栅极驱动电路的示意图；

图4为本发明实施例提供的栅极驱动电路的时序图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。

本发明针对现有的栅极驱动电路存在稳定性较差的技术问题，本发明实施例用以解决该问题。

如图1所示，现有goa电路包括第三上拉电路111、第四上拉电路112，第n级信号输出端113、第n级级传信号端114、存储电容115、第三下拉电路121、第三下拉维持电路122、反相器123、第四下拉维持电路124、第四下拉电路125，所述第三上拉电路111包括第(n-1)级信号输入端out(n-1)、第(n-1)级级传信号端cout(n-1)和晶体管t1，所述第四上拉电路112包括第二时钟信号输入端ck2，晶体管t22，晶体管t21，所述第n级信号输出端out(n)与所述晶体管t21连接，所述第n级级传信号端cout(n)与所述晶体管t22连接，所述存储电容与q点连接，所述第三下拉电路121包括第(n+1)级级传信号端和晶体管t51，所述第三下拉维持电路122包括晶体管t31和晶体管t32，所述反向器123包括高电位输入端vgh、晶体管t41和晶体管t42，所述第四下拉维持电路124包括晶体管t33，所述第四下拉维持电路125包括第(n+1)级级传信号端cout(n+1)、低电位输入端vgl和晶体管t34，如图2所示，从时序图中可以看到，在goa电路中，qb点的电位长时间处于高电位，只在q点处于高电位时qb点的电位才处于低电位，而qb点连接下拉维持电路的晶体管的栅极，使得晶体管的栅极长时间处于开态，从而在晶体管受到压力时，晶体管的阈值电压发生正偏，导致qb点的下拉维持能力的减弱，降低了电路的稳定性，即现有的栅极驱动电路存在稳定性较差的技术问题。

如图3所示，本发明实施例提供一种栅极驱动电路，该栅极驱动电路包括：

第一上拉电路211；

第二上拉电路213，通过第一点231与所述第一上拉电路211连接，所述第一点231包括第二上拉电路213的栅极信号控制节点；

下拉电路221；

反相器223；

第一下拉维持电路222，通过第二点232与所述反相器223连接，所述第二点232包括第一下拉维持电路222的栅极信号控制节点；

第二下拉维持电路224，包括第四时钟信号输入端ck4，所述第二下拉维持电路224与所述第一点231连接，用于在所述第四时钟信号输入端ck4输入的第四时钟信号224的控制下降低第一点231的电位；

上拉控制电路212，包括第三时钟信号输入端ck3，所述上拉控制电路212与所述第一点231连接，用于在第三时钟信号输入端ck3输入的第三时钟信号的控制下提升所述第一点231的电位，以使第二点232的电位降低。

本发明实施例提供一种栅极驱动电路，该栅极驱动电路包括第一上拉电路、第二上拉电路、下拉电路、反相器、第一下拉维持电路、第二下拉维持电路和上拉维持电路，所述第二上拉电路通过第一点与所述第一上拉电路连接，所述第一点包括第二上拉电路的栅极信号控制节点，所述第一下拉维持电路通过第二点与所述反相器连接，所述第二点包括第一下拉维持电路的栅极信号控制节点，所述第二下拉维持电路包括第四时钟信号输入端，所述第二下拉维持电路与所述第一点连接，用于在所述第四时钟信号输入端输入的第四时钟信号的控制下降低第一点的电位，所述上拉控制电路包括第三时钟信号输入端，所述上拉控制电路与所述第一点连接，用于在第三时钟信号输入端输入的第三时钟信号的控制下提升所述第一点的电位，以使第二点的电位降低；通过设置上拉控制电路，使上拉控制电路在第三时钟信号的控制下提升第一点的电位，从而使第二点的电位在每一个周期内能降低一段时间，从而减少了下拉维持电路的晶体管的受压时间，增加了栅极驱动电路的稳定性，且第二下拉维持电路保证了第一点在第二点处于高电位时，第一点的电位降低，解决了现有的栅极驱动电路存在稳定性较差的技术问题。

需要说明的是，如图3所示，所述第二上拉电路213的栅极信号控制节点包括第二晶体管的栅极t2、第三晶体管t3的栅极，即所述第一点包括第二晶体管的栅极，第三晶体管的栅极，所述第一下拉维持电路222的栅极信号控制节点包括第六晶体管t7的栅极、第七晶体管t8的栅极，即所述第二点包括第六晶体管的栅极，第七晶体管的栅极，在实际中，第一点可为第二晶体管的栅极的连接点或第三晶体管的栅极的连接点，或者为第二晶体管的栅极和第三晶体管的栅极的连接点，所述第二点可为第六晶体管的栅极连接点或第七晶体管的栅极的连接点，或者为第六晶体管的栅极和第七晶体管的栅极的连接点。

需要说明的是，如图3所示，在图中线交叉处以第一点或者第二点的形式标记出来的表示该点多条线连接，例如第一点和第二点，在图中线交叉处未以第一点或者第二点的形式标记处来表示该点多条连接线未连接，例如第一点与第十一晶体管t11的栅极连接，该连接线未与第五晶体管t5的栅极和第六晶体管t6的栅极线的连接线连接，即两条连接线该处绝缘。

需要说明的是，如图3所示，out(n)表示栅极驱动电路中任一级的信号输出端，相应的out(n-1)表示相对out(n)上一级的信号输出端，也是本级栅极驱动电路的信号输入端，相应的，cout(n)表示本级栅极驱动电路的级传信号端，cout(n-1)表示上一级栅极驱动电路的级传信号端，cout(n+1)表示下一级栅极驱动电路的级传信号端。

在一种实施例中，如图3所示，所述第一上拉电路211包括第一晶体管t1、第一信号输入端out(n-1)和第一级传信号端cout(n-1)，所述第一晶体管的栅极与所述第一级传信号端连接，所述第一晶体管的第一电极与所述第一信号输入端连接，所述第一晶体管的第二电极与所述第一点连接，通过上一级的第一信号输入端和第一级传信号端来控制第一晶体管，以在第一信号输入端和第一级传信号端的信号为高电位时提升第一点的电位。

在一种实施例中，如图3所示，该栅极驱动电路还包括存储电容c、第二级传信号端cout(n)、第二信号输出端out(n)，所述第二上拉电路213包括第二晶体管t2、第三晶体管t3和第二时钟信号输入端ck2，所述第二晶体管的栅极与所述第一点连接，所述第二晶体管的第一电极与所述第二时钟信号输入端连接，所述第二晶体管的第二电极与所述第二级传信号端连接，所述第三晶体管的栅极与所述第一点连接，所述第三晶体管的第一电极与所述第二时钟信号输入端连接，所述第三晶体管的第二电极与所述第二信号输出端连接，所述存储电容与所述第一点连接，所述存储电容与所述第二级传信号端连接。

在本发明实施例中，在第二时钟信号输入端和第一点为高电位时，第二晶体管和第三晶体管打开，以使第二级传信号端和第二信号输出端输出高电位，且存储电容可保持第二信号输出端输出高电位，保证输出的高电位稳定。

在一种实施例中，如图3所示，所述第二下拉维持电路224还包括第四晶体管t4和低电位输入端vgl，所述第四晶体管的栅极与所述第四时钟信号输入端连接，所述第四晶体管的第一电极与所述低电位输入端连接，所述第四晶体管的第二电极与所述第一点连接，通过第四时钟信号输入端的控制，在第四时钟信号输入端输入高电位时，第四晶体管打开，以使第一点的电位降低。

在一种实施例中，如图3所示，所述第二下拉维持电路224还包括第五晶体管t5，所述第五晶体管的栅极与所述第二点连接，所述第五晶体管的第一电极与所述低电位输入端连接，所述第五晶体管的第二电极与所述第一点连接。

在一种实施例中，如图3所示，所述第一下拉维持电路222包括第六晶体管t6和第七晶体管t7，所述第六晶体管的栅极与所述第二点连接，所述第六晶体管的第一电极与所述低电位输入端连接，所述第六晶体管的第二电极与所述第二级传信号端连接，所述第七晶体管的栅极与所述第二点连接，所述第七晶体管的第一电极与所述低电位输入端连接，所述第七晶体管的第二电极与所述第二信号输出端连接，在第二点为高电位时，第六晶体管和第七晶体管打开，以使第二级传信号端和第二信号输出端输出低电位。

在一种实施例中，如图3所示，所述下拉电路221包括第八晶体管t8和第三级传信号端cout(n+1)，所述第八晶体管的栅极与所述第三级传信号端连接，所述第八晶体管的第一电极与所述低电位输入端连接，所述第八晶体管的第二电极与所述第二信号输出端连接，在第三级传信号端输出高电位时，第八晶体管打开，以使第二信号输出端输出低电位。

在一种实施例中，如图3所示，所述上拉控制电路212还包括第九晶体管t9和高电位输入端vgh，所述第九晶体管的栅极与所述第三时钟信号输入端连接，所述第九晶体管的第一电极与所述高电位输入端连接，所述第九晶体管的第二电极与所述第一点连接，在第三时钟信号输出端输出高电位时，第一点输出高电位，从而使第二点输出低电位，避免了第二点长时间处于高电位。

在一种实施例中，如图3所示，所述反相器223包括第十晶体管t10、第十一晶体管t11，所述第十晶体管的栅极与所述高电位输入端连接，所述第十晶体管的第一电极与所述高电位输入端连接，所述第十晶体管的第二电极与所述第二点连接，所述第十一晶体管的栅极与所述第一点连接，所述第十一晶体管的第一电极与所述低电位输入端连接，所述第十一晶体管的第二电极与所述第二点连接。

在本发明实施例中，所述第十一晶体管的宽长比大于所述第十晶体管的宽长比，即在第十晶体管和第十一晶体管均导通时，输出第十一晶体管的输入的信号。

在一种实施例中，所述晶体管为n型晶体管。

在一种实施例中，所述晶体管的第一电极为源极，所述晶体管的第二电极为漏极，或者所述晶体管的第一电极为漏极，所述晶体管的第二电极为源极。

在一种实施例中，所述第二上拉电路包括第二时钟信号输入端和第二晶体管，所述第二晶体管的栅极与所述第一点连接，所述第二晶体管的第一电极与所述第二时钟信号端连接，所述第二晶体管的第二电极与所述第二级传信号端连接，所述第二晶体管的第二电极与所述第二信号输出端连接，通过将第二晶体管的第二电极与第二级传信号端和第二信号输出端连接，使得第二晶体管可直接控制第二级传信号端和第二信号输出端。

在一种实施例中，所述第一下拉维持电路包括第六晶体管，所述第六晶体管的栅极与所述第二点连接，所述第六晶体管的第一电极与所述低电位输入端连接，所述第六晶体管的第二电极与所述第二级传信号端连接，所述第六晶体管的第二电极与所述第二信号输出端连接，通过将第六晶体管的第二电极与第二级传信号端和第二信号输出端连接，使得第六晶体管可直接控制第二级传信号端和第二信号输出端。

如图4所示，本发明实施例提供一种栅极驱动电路的时序图，图4中的q的时序图表示第一点的时序图，图4中的qb的时序图表示第二点的时序图，结合图4对图3中的栅极驱动电路的工作过程进行分析：

在s1阶段，即第三时钟信号输入端ck3输入高电位，第一时钟信号输入端ck1、第二时钟信号输入端ck2和第四时钟信号输入端ck4输入低电位，第一级传信号端cout(n-1)输入低电位，则第九晶体管t9打开，第一晶体管t1关闭，使得第一点的电位提高，从而导致第二晶体管t2、第三晶体管t3和第十一晶体管t11打开，使得第二级传信号端cout(n)和第二信号输出端out(n)输出低电位，而由于第十一晶体管t11的宽长比大于第十晶体管t10的宽长比，使得第二点输出低电位；

在s2阶段，第四时钟信号输入端ck4输入高电位，第一时钟信号输入端ck1、第二时钟信号输入端ck2和第三时钟信号输入端ck3输入低电位，第一级传信号端cout(n-1)输入低电位，第四晶体管t4打开，第九晶体管t9关闭，则第一点输出低电位，从而导致第二晶体管t2、第三晶体管t3、第十一晶体管t11关闭，使得第二点输出低电位，第二级传信号端cout(n)和第二信号输出端out(n)输出低电位；

在s3阶段，第一级传信号端cout(n-1)输入低电位第一信号输入端out(n-1)输入高电位，第二时钟信号输入端ck2、第三时钟信号输入端ck3和第四时钟信号输入端ck4输入低电位，则第一晶体管t1打开，从而第一点输出高电位，导致第二晶体管t2、第三晶体管t3、第十一晶体管t11打开，第二点输出低电位，第二级传信号端cout(n)和第二信号输出端out(n)输出低电位；

在s4阶段，第二时钟信号输入端ck2输入高电位，第三时钟信号输入端ck3和第四时钟信号输入端ck4输入低电位，第一级传信号端cout(n-1)输入低电位，由于第二晶体管t2和第三晶体管t3保持打开，第一晶体管t1关闭，使得第二点输出低电位，第二级传信号端cout(n)和第二信号输出端out(n)输出高电位，且由于存储电容的存在，第一点被提升为更高的电位；

在s5阶段，第三级传信号端cout(n+1)输入高电位，第三时钟信号输入端ck3输入高电位，第二时钟信号输入端ck2和第四时钟信号输入端ck4输入低电位，第一级传信号端cout(n-1)输入低电位，则第九晶体管t9打开，第一晶体管t1关闭，使得第一点输出高电位，第二晶体管t2、第三晶体管t3和第十一晶体管t11打开，第二点输出低电位，第二级传信号端cout(n)和第二信号输出端out(n)输出低电位；

在s6阶段，第四时钟信号输入端ck4输入高电位，第二时钟信号输入端ck2和第三时钟信号输入端ck3输入低电位，第一级传信号端cout(n-1)输入低电位，第四晶体管t4打开，第九晶体管t9关闭，则第一点输出低电位，从而导致第二晶体管t2、第三晶体管t3、第十一晶体管t11关闭，使得第二点输出低电位，第二级传信号端cout(n)和第二信号输出端out(n)输出低电位。

需要说明的是，第一级传信号端和第一信号输入端同时输入相同信号，例如在s3阶段第一级传信号端和第一信号输入端同时输入高电位。

结合图4可以看出，在一帧时间内(16.6ms)，除了上一级栅极驱动电路、本级栅极驱动电路和下一级栅极驱动电路工作的一个时钟周期t(即45μs)内(即s3-s6)，第二点保持四分之三个时钟周期(即30μs)的低电位，在其他时钟周期内，每隔45μs(即一个时钟周期t)，第二点保持了15μs的低电位，且保持了第二级传信号端cout(n)和第二信号输出端out(n)在未工作时间内输出低电位，从而降低了第二点处于高电位的时间，减少了下拉维持电路的晶体管的受压时间，增加了栅极驱动电路的稳定性。

需要说明的是，一种时钟周期t即从第一时钟信号输入端开始输入高电位的时刻到第四时钟信号输入端结束输入高电位的时刻，一个时钟周期t为45μs。

本发明实施例提供一种显示面板，该显示面板包括栅极驱动电路，该栅极驱动电路包括：

第一上拉电路；

第二上拉电路，通过第一点与所述第一上拉电路连接，所述第一点包括第二上拉电路的栅极信号控制节点；

下拉电路；

反相器；

第一下拉维持电路，通过第二点与所述反相器连接，所述第二点包括第一下拉维持电路的栅极信号控制节点；

第二下拉维持电路，包括第四时钟信号输入端，所述第二下拉维持电路与所述第一点连接，用于在所述第四时钟信号输入端输入的第四时钟信号的控制下降低第一点的电位；

上拉控制电路，包括第三时钟信号输入端，所述上拉控制电路与所述第一点连接，用于在第三时钟信号输入端输入的第三时钟信号的控制下提升所述第一点的电位，以使第二点的电位降低。

在一种实施例中，在本发明实施例提供的显示面板中，所述第一上拉电路包括第一晶体管、第一信号输入端和第一级传信号端，所述第一晶体管的栅极与所述第一级传信号端连接，所述第一晶体管的第一电极与所述第一信号输入端连接，所述第一晶体管的第二电极与所述第一点连接。

在一种实施例中，在本发明实施例提供的显示面板中，该栅极驱动电路还包括存储电容、第二级传信号端、第二信号输出端，所述第二上拉电路包括第二晶体管、第三晶体管和第二时钟信号输入端，所述第二晶体管的栅极与所述第一点连接，所述第二晶体管的第一电极与所述第二时钟信号输入端连接，所述第二晶体管的第二电极与所述第二级传信号端连接，所述第三晶体管的栅极与所述第一点连接，所述第三晶体管的第一电极与所述第二时钟信号输入端连接，所述第三晶体管的第二电极与所述第二信号输出端连接，所述存储电容与所述第一点连接，所述存储电容与所述第二级传信号端连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述第二下拉维持电路还包括第四晶体管和低电位输入端，所述第四晶体管的栅极与所述第四时钟信号输入端连接，所述第四晶体管的第一电极与所述低电位输入端连接，所述第四晶体管的第二电极与所述第一点连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述第二下拉维持电路还包括第五晶体管，所述第五晶体管的栅极与所述第二点连接，所述第五晶体管的第一电极与所述低电位输入端连接，所述第五晶体管的第二电极与所述第一点连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述第一下拉维持电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极与所述第二点连接，所述第六晶体管的第一电极与所述低电位输入端连接，所述第六晶体管的第二电极与所述第二级传信号端连接，所述第七晶体管的栅极与所述第二点连接，所述第七晶体管的第一电极与所述低电位输入端连接，所述第七晶体管的第二电极与所述第二信号输出端连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述下拉电路包括第八晶体管和第三级传信号端，所述第八晶体管的栅极与所述第三级传信号端连接，所述第八晶体管的第一电极与所述低电位输入端连接，所述第八晶体管的第二电极与所述第二信号输出端连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述上拉控制电路还包括第九晶体管和高电位输入端，所述第九晶体管的栅极与所述第三时钟信号输入端连接，所述第九晶体管的第一电极与所述高电位输入端连接，所述第九晶体管的第二电极与所述第一点连接。

在一种实施例中，在本发明实施例提供的显示面板中，所述反相器包括第十晶体管、第十一晶体管，所述第十晶体管的栅极与所述高电位输入端连接，所述第十晶体管的第一电极与所述高电位输入端连接，所述第十晶体管的第二电极与所述第二点连接，所述第十一晶体管的栅极与所述第一点连接，所述第十一晶体管的第一电极与所述低电位输入端连接，所述第十一晶体管的第二电极与所述第二点连接。

根据以上实施例可知：

本发明实施例提供一种栅极驱动电路和显示面板，该栅极驱动电路包括第一上拉电路、第二上拉电路、下拉电路、反相器、第一下拉维持电路、第二下拉维持电路和上拉维持电路，所述第二上拉电路通过第一点与所述第一上拉电路连接，所述第一点包括第二上拉电路的栅极信号控制节点，所述第一下拉维持电路通过第二点与所述反相器连接，所述第二点包括第一下拉维持电路的栅极信号控制节点，所述第二下拉维持电路包括第四时钟信号输入端，所述第二下拉维持电路与所述第一点连接，用于在所述第四时钟信号输入端输入的第四时钟信号的控制下降低第一点的电位，所述上拉控制电路包括第三时钟信号输入端，所述上拉控制电路与所述第一点连接，用于在第三时钟信号输入端输入的第三时钟信号的控制下提升所述第一点的电位，以使第二点的电位降低；通过设置上拉控制电路，使上拉控制电路在第三时钟信号的控制下提升第一点的电位，从而使第二点的电位在每一个周期内能降低一段时间，从而减少了下拉维持电路的晶体管的受压时间，增加了栅极驱动电路的稳定性，且第二下拉维持电路保证了第一点在第二点处于高电位时，第一点的电位降低，解决了现有的栅极驱动电路存在稳定性较差的技术问题。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。