至信号输出端，由于高电平信号输入端的驱动能力较强，从而可以避免信号输出端失真的情况。
【附图说明】
[0045]此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0046]图1为现有技术中移位寄存器单元的电路示意图；
[0047]图2为图1的驱动过程的时序图；
[0048]图3为本发明实施例中移位寄存器单元的模块示意图；
[0049]图4为本发明实施例中另一种移位寄存器单元的模块示意图；
[0050]图5为本发明实施例中移位寄存器单元的电路示意图；
[0051]图6为本发明实施例中栅极驱动电路的模块示意图；
[0052]图7为图5的驱动过程的时序图。
[0053]附图标记:
[0054]1-输入模块，2-输出控制模块，
[0055]3-输出模块，11-第一输入子模块，
[0056]12-第二输入子模块，4-复位控制模块，
[0057]5-复位模块。
【具体实施方式】
[0058]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0059]实施例一
[0060]本发明实施例提供了一种移位寄存器单元，如图3所示，该移位寄存器单元包括:输入模块1、输出控制模块2和输出模块3。
[0061]输入模块I包括第一输入子模块11和第二输入子模块12。
[0062]其中，第一输入子模块11连接信号输入端INPUT和第一节点PU，用于将信号输入端INPUT输入的信号传输至第一节点TO。第二输入子模块12连接信号输入端INPUT、低电平信号输入端VGL和第二节点PO，用于根据信号输入端INPUT输入的信号将低电平信号输入端VGL输入的信号传输至第二节点PO。
[0063]输出控制模块2连接第一节点PU、时钟信号输入端CLK和第二节点PO，用于根据第一节点PU的信号将时钟信号输入端CLK输入的信号传输至第二节点PO。
[0064]输出模块3连接第二节点PO、高电平信号输入端VGH和信号输出端OUTPUT，用于根据第二节点PO的信号将高电平信号输入端VGH输入的信号传输至信号输出端OUTPUT。
[0065]可选地，如图4所示，该移位寄存器单元还包括:复位控制模块4、复位模块5。
[0066]复位控制模块4连接复位信号输入端RESET、低电平信号输入端VGL、第一节点PU、第三节点PD、高电平信号输入端VGH和第二节点PO，用于根据复位信号输入端RESET输入的信号将低电平信号输入端VGL输入的信号传输至第一节点PU，并且将高电平信号输入端VGH输入的信号传输至第三节点PD，并且根据第三节点H)的信号将低电平信号输入端VGL输入的信号传输至第一节点PU和第二节点PO。
[0067]复位模块5连接第三节点H)、低电平信号输入端VGL和信号输出端OUTPUT，用于根据第三节点ro的信号将低电平信号输入端VGL输入的信号传输至信号输出端OUTPUT。
[0068]为了便于本领域技术人员理解，如图5所示，本发明实施例提供了以上所述的各个模块的具体结构:
[0069]可选地，第一输入子模块11包括:第一晶体管M1，其栅极和第一级连接信号输入端INPUT，第二级连接第一节点PU。
[0070]第二输入子模块12包括:第二晶体管M2，其栅极连接信号输入端INPUT，第一级连接第二节点PO，第二级连接低电平信号输入端VGL。
[0071]可选地，输出控制模块2包括:第三晶体管M3和电容C。
[0072]第三晶体管M3，其栅极连接第一节点PU，第一级连接时钟信号输入端CLK，第二级连接第二节点PO。
[0073]电容C，其一端连接第一节点PU，另一端连接第二节点PO。
[0074]可选地，输出模块3包括:第四晶体管M4。
[0075]第四晶体管M4，其栅极连接第二节点PO，第一级连接高电平信号输入端VGH，第二级连接信号输出端OUTPUT。
[0076]可选地，复位控制模块4包括:第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管MlO和第^^一晶体管Mil。
[0077]第五晶体管M5，其栅极连接复位信号输入端RESET，第一级连接第一节点PU，第二级连接低电平信号输入端VGL。
[0078]第六晶体管M6，其栅极连接第一节点PU，第一级连接第八晶体管M8的第二级，第二级连接低电平信号输入端VGL。
[0079]第七晶体管M7,其栅极连接第一节点PU，第一级连接第三节点PD，第二级连接低电平信号输入端VGL。
[0080]第八晶体管M8，其栅极和第一级连接高电平信号输入端VGH，第二级连接第六晶体管M6的第一级。
[0081]第九晶体管M9，其栅极连接第八晶体管M8的第二级，第一级连接高电平信号输入端VGH，第二级连接第三节点H)。
[0082]第十晶体管M10，其栅极连接第三节点PD，第一级连接第一节点PU，第二级连接低电平信号输入端VGL。
[0083]第^^一晶体管Mll，其栅极连接第三节点PD，第一级连接第二节点PO，第二级连接低电平信号输入端VGL。
[0084]可选地，复位模块5包括:第十二晶体管M12。
[0085]第十二晶体管M12，其栅极连接第三节点PD，第一级连接信号输出端OUTPUT，第二级连接低电平信号输入端VGL。
[0086]需要说明的是，以上所述的第一至第十二薄膜晶体管均可以为PM0SFET，也可以为NM0SFET，本发明实施例对此不进行限定。示例性地，本发明实施例中选择第一至第十四薄膜晶体管均为PMOSFET。
[0087]本发明实施例提供的移位寄存器单元，第二输入子模块根据信号输入端输入的信号将低电平信号输入端输入的信号传输至第二节点，由于电容一端的第一节点的电平升高导致电容另一端的第二节点耦合的噪声，通过与低电平信号输入端进行信号传输，实现对第二节点进行放噪，从而可以避免信号输出端输出的信号存在噪声；并且，输出模块根据第二节点的信号将高电平信号输入端输入的信号传输至信号输出端，由于高电平信号输入端的驱动能力较强，从而可以避免信号输出端失真的情况。
[0088]此外，本发明实施例还提供了一种栅极驱动电路，如图6所示，该栅极驱动电路包括至少两级上述的移位寄存器单元。其中，除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端INPUT与其相邻的上一级移位寄存器单元的本级信号输出端OUTPUT相连接；除最后一级移位寄存器单元外，其余每个移位寄存器单元的复位信号输入端RESET与其相邻的下一级移位寄存器单元的本级信号输出端OUTPUT相连接。
[0089]本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱动电路。该显示装置可以为:液晶面板、平板电脑、电视机、显示器、笔记本电脑、电子纸、手机、数码相框、导航仪等任何具有显示功能的产品或部件。
[0090]本发明实施例提供的栅极驱动电路和显示装置可以实现上述提供的移位寄存器单元的功能，具体结构实现请参见上述实施例对移位寄存器单元的说明，在此不再赘述。
[0091]实施例二
[0092]本发明实施例提供了一种用于实施例一中所述的移位寄存器单元的驱动方法，如图5所示的移位寄存器单元的驱动方法分为3个阶段，驱动过程的时序图如图7所示。需要说明的是，以下仅以第一至第十二薄膜晶体管均为PM0SFET为例对三个阶段进行详细描述，此时，第一至第十二薄膜晶体管均为栅极上施加的信号为高电平信号时开启，低电平信号时关闭。
[0093]第一阶段tl:
[0094]信号输入端INPUT输入的信号为高电平信号，高电平信号控制第一晶体管Ml开启，高电平信号传输至第一节点PU，第一节点I3U对电容C充电，并且控制第三晶体管M3开启，时钟信号输入端CLK输入的低电平信号传输至第二节点PO。
[0095]高电平信号同时控制第二晶体管M2开启，低电平信号输入端VGL输入的信号传输至第二节点PO，第二节点PO对电容C进行放电，以使得第二节点PO保持低电平。
[0096]第二阶段
[0097]信号输入端INPUT输入的信号为低电平信号，第一晶体管Ml和第二晶体管M2关闭，电容C放电，第一节点PU保持高电平，时钟信号输入端CLK输入的高电平信号传输至第二节点