移位寄存器单元、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及一种电路驱动技术，具体地，涉及一种移位寄存器单元，以及使用移位寄存器单元的栅极驱动电路(栅极驱动IC)及显示装置。
【背景技术】
[0002]显示装置的驱动电路主要包括栅极驱动电路(扫描驱动电路)和数据驱动电路(或源驱动电路)，其中，栅极驱动电路包括级联的移位寄存器单元，输入的时钟信号CLK通过移位寄存器单元的转换后会依次加在显示装置的每一像素行的栅线上，以逐行控制显示装置的显示。
[0003]如图1所示，一种传统的移位寄存器单元的电路包括四个晶体管和一个电容，即第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、电容C。
[0004]第一晶体管Ml的栅极和源极相连，并连接至第一输入端I。该第一输入端I接收输入信号INPUT，输入信号INPUT来自于上一级移位寄存器单元的输出信号OUTPUT。
[0005]第二晶体管M2的栅极连接第二输入端2，接收复位信号RESET。第二晶体管M2的漏极与一个恒低电平端5连接，用于接收低电平信号VGL。
[0006]第三晶体管M3的源极与时钟端6连接，时钟端6用于接收时钟信号CLK。第三晶体管M3的栅极经由电容C与输出端8连接。
[0007]第四晶体管M4的栅极连接到第二输入端2，漏极连接到恒低电平端VGL，源极则连接到输出端8。
[0008]第一晶体管Ml的漏极与第二晶体管M2的源极之间的节点为上拉节点PU。输出端8输出的输出信号OUTPUT即为本级移位寄存器单元的栅极扫描信号。
[0009]当上一级移位寄存器单元进行栅极扫描时，本级移位寄存器单元的输入信号INPUT为高电平，第一晶体管Ml导通以对上拉节点I3U预充电。在下一个时段，本级移位寄存器单元的时钟信号CLK为高电平，第三晶体管M3导通使得输出端8为高电平，即输出信号OUTPUT为高电平。同时，由于自举效应，上拉节点I3U的电位被再次升高。在下一个时段，下一级移位寄存器单元输出的输出信号为高电平，即第二输入端2复位信号RESET为高电平，第二晶体管M2和第四晶体管M4导通，对上拉节点和输出端8进行放电从而复位。
[0010]这种移位寄存器单元的不足之处在于，向第四晶体管M4施加高电平的时间很短，并不会在直流偏压下产生漂移，大部分时间内PU和OUTPUT是悬空状态，容易受寄生电容等影响，产生误操作。这将导致显示器件的亮度不均，影响产品的质量。同时，这种移位寄存器单元不能实现双向扫描，且电路尺寸较大。
【发明内容】
[0011](一)要解决的技术问题
[0012]本发明要解决的技术问题是实现显示装置的栅极驱动电路的双向扫描功能，并减小电路尺寸。
[0013](二)技术方案
[0014]根据本发明的一方面，本发明实施例提供了一种移位寄存器单元，包括:
[0015]输入模块，根据第一时钟信号，将输入信号提供至第一节点；
[0016]第一控制模块，根据所述输入信号和第三时钟信号，通过将所述第三时钟信号提供至所述移位寄存器单元的输出节点来实现上拉输出，并随后根据第二时钟信号，通过将电源电压提供至所述输出节点来实现下拉输出；
[0017]第二控制模块，根据第四时钟信号，将所述输出节点的电平保持在所述电源电压；
[0018]其中，所述第一控制模块包括第一晶体管，所述第一晶体管在上拉输出后继续导通以进行下拉输出，所述第二控制模块包括第二晶体管，用于保持所述输出节点的电平。
[0019]根据本发明的另一方面，提供了一种栅极驱动电路，包括上述所述的移位寄存器单元。
[0020]进一步地，由N个根据本发明实施例的移位寄存器单元级联而成，N为大于I的自然数，其中，
[0021]除了第I级移位寄存器单元之外，每个移位寄存器单元的第一输入端连接上一级移位寄存器单元的输出节点，第I级移位寄存器单元的第一输入端与第一开启信号相连；
[0022]除了最后I级移位寄存器单元之外，每个移位寄存器单元的第二输入端连接下一级移位寄存器单元的输出节点，最后I级移位寄存器单元的第二输入端与第二开启信号相连；
[0023]当所述移位寄存器单元进行正向移位时，所述第一时钟信号的高电平脉冲在所述第三时钟信号之前，并且所述第一时钟信号的波形与上一级移位寄存器单元的输出节点的电压波形相同；
[0024]当所述移位寄存器单元反向移位时，所述第二时钟信号的高电平脉冲在所述第三时钟信号之前，并且所述第二时钟信号的波形与下一级移位寄存器单元的输出节点的电压波形相同。
[0025]根据本发明的另一方面，提供了一种显示装置，包括根据本发明实施例所述的栅极驱动电路。
[0026](三)有益效果
[0027]本发明的移位寄存器单元通过简单的设计实现了双向扫描，使得栅极驱动电路的结构简化，有利于降低成本。此外，只需要匹配控制信号和输入信号的时序便可实现正向扫描和反向扫描的切换，减少了电路的控制信号(其他现有移位寄存器中的大多数需要额外的两个方向控制信号)，利于窄边框和高分辨率的显示面板布线。
[0028]此外，由于第二晶体管仅用于下拉保持，可以使用较小尺寸的晶体管，从而进一步缩小了电路尺寸。
【附图说明】
[0029]图1是一种传统移位寄存器单元的电路图；
[0030]图2是本发明的第一实施例的移位寄存器单元的电路结构图；
[0031]图3示出了本发明的第一实施例的移位寄存器单元的信号时序图；
[0032]图4示出了本发明的第一实施例的栅极驱动电路级联图；
[0033]图5示出了图4中实施例正向扫描时的信号时序图；
[0034]图6示出了图4中实施例反向扫描时的信号时序图；
[0035]图7和图8是本发明的第二实施例的移位寄存器单元的电路结构图；
[0036]图9是本发明的第三实施例的移位寄存器单元的电路结构图；
[0037]图10是本发明的第四实施例的移位寄存器单元的电路结构图。
【具体实施方式】
[0038]通过将移位寄存器单元级联能够实现信号的移位。通常移位寄存器单元通过接收前一级移位寄存器单元的输出，作为本级移位寄存器单元的移位触发信号，以在下一时段输出一个例如高电平的信号(一个时段为半个时钟周期)。同时，移位寄存器单元也可以接收下一级移位寄存器单元的输出，作为本级移位寄存器单元的复位信号，以在下一时段及之后的时段恢复输出低电平信号。
[0039]在本发明实施例中，为了实现双向扫描，需要级联的移位寄存器单元能够以正、反两个方向进行移位。
[0040]本发明实施例的移位寄存器单元的输出仍由时钟信号提供驱动电平。S卩，在上一级(正向)或下一级(反向)移位寄存器单元输出高电平的时段的下一时段，该第一时钟端上接收的时钟信号为高电平(所述的“上一级”和“下一级”指的是多个移位寄存器单元在级联时，在空间上的级联顺序的“上一级”和“下一级”)。因为移位寄存器单元的移位操作周期(即一个时段)为半个时钟周期，相邻级的移位寄存器单元的第一时钟端接入的时钟信号的时序应当相反。这里所说的“时序”是指信号的高电平时段和低电平时段在时域上的分布；两个信号的“时序相反”指的是当一个信号为高电平时，另一个信号为低电平，当一个信号为低电平时，另一个信号为高电平；两个信号的“时序相同”则指的是当一个信号为高电平时，另一个信号同为高电平，当一个信号为低电平时，另一个信号同为低电平。
[0041]移位寄存器单元的实现经常需要高电平信号或低电平信号。因此针对双向扫描，需要同时提供高电平信号和低电平信号，并且在正向移位和反向移位之间切换时，将高电平信号和低电平信号的输入端也进行交换。
[0042]在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为源极，另一电极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。本领域技术人员可以理解，本发明实施例所采用的单极型晶体管可以是P型开关晶体管或N型开关晶体管，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
[0043]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
[0044][第一实施例]
[0045]第一实施例是本发明的移位寄存器单元的一种基本实现电路，以及由其构成栅极驱动电路的基本级