]第二实施例的移位寄存器单元的下拉模块还包括第八晶体管T8和第九晶体管T9 ο第八晶体管T8的漏极和栅极相连并连接至时钟信号ck2，源极与下拉节点H)相连，第九晶体管T9的栅极与时钟信号ck4相连，源极与下拉节点H)相连，且漏极与电源正压VGH相连。
[0096]根据第二实施例的技术方案，与第一实施例的技术方案相比较，在输入模块21中，将第三晶体管T3和第四晶体管T4的输入信号互换，而电路功能不变。这里需要注意的是，优选地如图2所示，将时钟信号ck4和ck2分别输入到第三晶体管和第四晶体管的栅极，由此可以在正常输出后继续下拉PU且不会存在漏电。如果OUT_N-l和OUT_N+l输入到栅极且ck2和ck4分别与源极或漏极相连，可能会产生由T3和T4的漏电使PU点电位被拉尚的风险。
[0097]其次，添加了第九晶体管T9接收时钟信号ck4以拉高下拉节点H)的电平，由此可以减小第二电容C2的值或只采用寄生电容。此外，添加了第八晶体管T8并向其施加时钟信号ck2以进一步拉高下拉节点F1D的电平。
[0098]可以实现以上3种变型中的任意一种或其组合，以构成更多的变型作为第一实施例的备选方案。
[0099][第三实施例]
[0100]第三实施例是移动寄存器单元的另一种改进，其中使用PMOS晶体管来替代第一实施例中的NMOS晶体管。如图9所示，可以采用与第一实施例NMOS相同的结构来实现第三实施例，只需要将电源电压由VGL改为VGH。
[0101][第四实施例]
[0102]第三实施例是移动寄存器单元的另一种改进，其中使用PMOS晶体管来替代第二实施例中的NPOS晶体管。如图10所示，可以采用与第二实施例NMOS相同的结构来实现第四实施例，只需要将电源电压由VGL改为VGH。
[0103]上面已经详细说明了本发明提供的移位寄存器单元及栅极驱动器。除此之外，本发明还提供包括上述栅极驱动器的图像显示装置，具体地，所述显示装置可以为液晶显示装置，例如液晶面板、液晶电视、手机、电子阅读器、液晶显示器等。
[0104]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种移位寄存器单元，其特征在于，包括， 输入模块，根据第一时钟信号，将输入信号提供至第一节点； 第一控制模块，根据所述输入信号和第三时钟信号，通过将所述第三时钟信号提供至所述移位寄存器单元的输出节点来实现上拉输出，并随后根据第二时钟信号，通过将电源电压提供至所述输出节点来实现下拉输出； 第二控制模块，根据第四时钟信号，将所述输出节点的电平保持在所述电源电压； 其中，所述第一控制模块包括第一晶体管，所述第一晶体管在上拉输出后继续导通以进行下拉输出，所述第二控制模块包括第二晶体管，用于保持所述输出节点的电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一晶体管与所述第二晶体管的尺寸比率为30:1?1:1。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一晶体管与所述第二晶体管的尺寸比率为6:1?3:1。
4.如权利要求2或3所述的移位寄存器单元，其特征在于，所述第一晶体管的栅极与第一节点相连，源极与所述第三时钟信号相连，漏极与所述输出节点相连，在所述第一晶体管的栅极和漏极之间具有第一电容，作为第一节点的电压保持电容； 所述第一控制模块还包括第七晶体管，所述第七晶体管的栅极与所述第一节点相连，源极与第二电容的一端在第二节点处相连，漏极与所述电源电压相连，所述第二电容的另一端与所述电源电压相连，所述第二电容用作第二节点的电压保持电容。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一电容和第二电容是所述晶体管之间的固有寄生电容，或是附加电容器。
6.如权利要求4所述的移位寄存器单元，其特征在于，所述第二晶体管的栅极连接至所述第二节点，漏极连接至所述电源电压，源极连接至所述输出节点； 所述第二控制模块还包括第五晶体管，所述第五晶体管的栅极和漏极连接至所述第四时钟信号，源极与所述第二节点相连；以及第六晶体管，第六晶体管的栅极与所述第二节点相连，源极与第一节点相连，漏极与所述电源电压相连。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第二控制模块还包括第八晶体管，所述第八晶体管的栅极和漏极连接至所述第二时钟信号，源极与所述第二节点相连；以及第九晶体管，第九晶体管的栅极与所述第一时钟信号相连，源极与所述第二节点相连，漏极与第二电源电压相连，所述第二电源电压与所述电源电压的极性相反。
8.如权利要求4所述的移位寄存器单元，其特征在于，所述第二晶体管的栅极连接至所述第二节点，漏极连接至所述电源电压，源极连接至所述输出节点； 所述第二控制模块还包括第五晶体管，所述第五晶体管的栅极连接至所述第四时钟信号，源极与所述第二节点相连，漏极与第二电源电压相连，所述第二电源电压与所述电源电压的极性相反；以及第六晶体管，第六晶体管的栅极与所述第二节点相连，源极与第一节点相连，漏极与所述电源电压相连。
9.如权利要求6-8之一所述的移位寄存器单元，其特征在于，所述输入模块包括: 第三晶体管，所述第三晶体管的栅极连接至所述第一时钟信号，源极连接至所述输入信号，漏极连接至所述第一节点；以及 第四晶体管，所述第四晶体管的栅极连接至所述第四时钟信号，漏极连接至所述移位寄存器单元的下一级输出信号，源极连接至所述第一节点。
10.如权利要求6-8之一所述的移位寄存器单元，其特征在于，所述输入模块包括: 第三晶体管，所述第三晶体管的栅极连接至所述输入信号，源极连接至所述第一时钟信号，漏极连接至所述第一节点；以及 第四晶体管，所述第四晶体管的栅极连接至所述移位寄存器单元的下一级输出信号，漏极连接至所述第四时钟信号，源极连接至所述第一节点。
11.如权利要求9所述的移位寄存器单元，其特征在于，所述第一晶体管到第九晶体管均为NMOS晶体管，所述电源电压为负电压，所述第二电源电压为正电压。
12.如权利要求10所述的移位寄存器单元，其特征在于，所述第一晶体管到第九晶体管均为PMOS晶体管，所述电源电压为正电压，所述第二电源电压为负电压。
13.一种栅极驱动电路，其特征在于，包括权利要求1至12中任一项所述的移位寄存器单元。
14.如权利要求13所述的栅极驱动电路，其特征在于，由N个所述移位寄存器单元级联而成，N为大于I的自然数， 除了第I级移位寄存器单元之外，每个移位寄存器单元的第一输入端连接上一级移位寄存器单元的输出节点，第I级移位寄存器单元的第一输入端与第一开启信号相连；除了最后I级移位寄存器单元之外，每个移位寄存器单元的第二输入端连接下一级移位寄存器单元的输出节点，最后I级移位寄存器单元的第二输入端与第二开启信号相连；当所述移位寄存器单元进行正向移位时，所述第一时钟信号的高电平脉冲在所述第三时钟信号之前，并且所述第一时钟信号的波形与上一级移位寄存器单元的输出节点的电压波形相同； 当所述移位寄存器单元反向移位时，所述第二时钟信号的高电平脉冲在所述第三时钟信号之前，并且所述第二时钟信号的波形与下一级移位寄存器单元的输出节点的电压波形相同。
15.一种显示装置，其特征在于，包括权利要求13或14所述的栅极驱动电路。
【专利摘要】本发明实施例提供了一种移位寄存器单元、一种双向扫描栅极驱动电路以及一种显示装置。移位寄存器单元包括输入模块，将输入信号提供至第一节点；第一控制模块，根据输入信号和第三时钟信号实现上拉输出，并随后实现下拉输出；第二控制模块，根据第四时钟信号，将输出节点的电平保持在电源电压；第一控制模块包括第一晶体管，在上拉输出后继续导通以进行下拉输出，第二控制模块包括第二晶体管，用于保持输出节点的电平。发明实施例的移位寄存器单元通过简单的设计实现了双向扫描，利于窄边框和高分辨率的显示面板布线。此外，由于第二晶体管仅用于下拉保持，可以使用较小尺寸的晶体管，从而进一步缩小了电路尺寸。
【IPC分类】G09G3-36, G09G3-20, G11C19-28
【公开号】CN104575436
【申请号】CN201510062488
【发明人】胡理科, 祁小敬
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
【公开日】2015年4月29日
【申请日】2015年2月6日