联电路。图2示出了第一实施例的移位寄存器单元的电路图。以下实施例以开关晶体管均为“N”型晶体管为例进行说明。当然可以使用“P”型晶体管来实现本发明实施例。
[0046]接下来参考图2来详细描述根据本发明第一实施例的移位寄存器单元的结构。如图2所示，移位寄存器单元可以包括:
[0047]输入模块，根据第一时钟信号(ck4和ck2中的一个)，将输入信号OUT_N_l提供至第一节点I3U (上拉节点)；
[0048]第一控制模块，根据所述输入信号OUT_N_l和第三时钟信号ckl，通过将所述第三时钟信号提供至所述移位寄存器单元的输出节点OUT_N来实现上拉输出，并随后根据第二时钟信号(ck4和ck2中的另一个)，通过将电源电压(VGL)提供至所述输出节点来实现下拉输出；
[0049]第二控制模块，根据第四时钟信号ck3，将所述输出节点的电平保持在所述电源电压(VGL)；
[0050]其中，所述第一控制模块包括第一晶体管Tl，所述第一晶体管Tl在上拉输出后继续导通以进行下拉输出，所述第二控制模块包括第二晶体管T2，用于保持所述输出节点的电平。
[0051]以下结合图2对本实施例移位寄存器的各个组成部分分别进行详细说明。
[0052]如图2所示，输入模块可以包括:第三晶体管T3，第三晶体管T3的栅极连接至时钟信号ck4，源极连接至输入信号OUT_N-l，漏极连接至第一节点PU ;第四晶体管T4，第四晶体管T4的栅极连接至时钟信号ck2，漏极连接至输入信号OUT_N+l，源极连接至第一(上拉)节点PU。这里需要注意的是，在第一晶体管Tl的栅极和漏极之间具有第一电容Cl，作为上拉节点PU的电压保持电容。输入信号OUT_N-l是移位寄存器单元当前级输出信号OUT_N的上一级输出信号，其初始值为STV，例如在正向移位情况下为信号SIU，在反向移位情况下为信号SID。输入信号OUT_N+l是移位寄存器单元当前级输出信号OUT_N的下一级输出信号。
[0053]第一控制模块可以包括:第一晶体管Tl，第一晶体管Tl的栅极与第一节点F1U相连，源极与时钟信号ckl相连，漏极与移位寄存器单元的输出节点OUT_N相连；第七晶体管T7，所述第七晶体管T7的栅极与所述第一节点I3U相连，源极与第二电容C2的一端在第二节点PD(下拉节点)处相连，漏极与所述电源电压(VGL)相连，所述第二电容C2的另一端与所述电源电压(VGL)相连，所述第二电容C2用作第二节点H)的电压保持电容。
[0054]本领域技术人员可以理解，第一电容Cl和第二电容C2可以是晶体管之间的固有寄生电容，也可以是额外的附加电容器。
[0055]第二控制模块可以包括:第二晶体管T2，第二晶体管T2的栅极连接至下拉节点PD，其漏极连接至电源负极电压VGL，其源极连接至所述输出节点OUT_N ;第五晶体管T5，第五晶体管T5的栅极和漏极连接至时钟信号ck3，源极与下拉节点H)相连；以及第六晶体管T6，第六晶体管T6的栅极与所述第二节点(PD)相连，源极与第一节点(PU)相连，漏极与所述电源电压(VGL)相连。
[0056]如图2所示，本实施例的移位寄存器单元由4个时钟信号ckl_ck4控制。利用第三晶体管T3和第四晶体管T4可以实现双向扫描功能。第一晶体管Tl的导通能够在实现输出点电压上拉之后下拉该输出点电压，第二晶体管T2为下拉保持晶体管，第五晶体管T5控制下拉节点ro的电压，实现对下拉节点ro的拉高，第六晶体管T6控制上拉节点I3U的电压，当ro为高时持续下拉点，使第一晶体管Tl管截止，第七晶体管T7为下拉节点ro的控制晶体管，当PU为高时保持ro点为低，使下拉晶体管T2截止。利用上述电路结构与时钟信号的时序相结合，第一晶体管Tl在上拉输出后还继续导通，起着下拉的作用，这样第二晶体管T2仅用于将移位寄存器单元的输出保持在低电压，使得移位寄存器单元的输出仅由第一晶体管Tl控制。因此，可以适当缩小第二晶体管T2的尺寸，有利于窄边框布线。第一晶体管Tl和第二晶体管T2的尺寸比率约为30:1?1: 1，优选是6: I?3:1。
[0057]对于在长期正向偏压下工作的第二晶体管T2的可靠性而言，具有较小尺寸是非常有益的。这是因为在95%以上高占空比工作的只有第六晶体管T6和第二晶体管T2，它们都可以在最小尺寸下保持电路的正常功能，而且下拉节点H)的电压低于电路中的高电平(对于NMOS电路)，该电路的可靠性得到了提高。
[0058]本领域技术人员应当清楚，上述的晶体管尺寸是与移位寄存器连接负载的大小相关联的，因此不能直接就以某个数值作为代表。本发明中采用这种结构可以减小下拉晶体管T2的尺寸，是指在相同负载状态下，相对不采用这种结构的移位寄存器而言，可以减小下拉晶体管T2的尺寸，只是个对比结果，其不能是具体数值，特此解释。
[0059]图3示出了本实施例的移位寄存器单元进行正向移位时的信号时序。接下来将结合图2和图3来描述本实施例移位寄存器单元的工作原理。
[0060]如图3所示，在第一阶段(tl)中，ck4与SIU的脉冲同步，SIU和ck4为高电平，其余时钟信号为低电平。当输入有效的SIU(在NMOS晶体管的情况下为高电平)时，由ck4控制的第三晶体管T3导通，将SIU的高电平信号传输到第一晶体管Tl的栅极，第一晶体管Tl导通，并对第一电容Cl充电。同时该信号还将第七晶体管T7导通。此时，上拉节点的电压拉高，下拉节点ro的电压则由ro电压慢慢拉低，第二电容C2两端都为低电平。此时，Ckl为低电平，第一晶体管Tl导通，从而对第一电容Cl充电，输出节点0UT_N的电压Outl为低电平。
[0061]第二阶段(t2):ckl为高电平，其余时钟信号为低电平，SIU信号变为低电平。输出节点0UT_N的电压Outl由低电平跳变到高电平。第一电容Cl的自举效应将I3U点的电压泵高，此时便可使第一晶体管Tl完全输出ckl的高电平到输出节点0UT_N。这时，由于第七晶体管T7导通，下拉节点ro的电压被拉低。
[0062]第三阶段(t3):ck2为高电平，其余时钟信号为低电压，SIU信号保持低电平。ck2为高电平，第四晶体管T4导通。由于第四晶体管T4导通，上拉节点PU的电压不再自举，但仍可以维持第一晶体管Tl的导通，输出节点0UT_N的电压Outl由高电平跳变到低电平。因此，在时钟信号ck4、ckl和ck2的高电平期间，第一晶体管Tl均导通，下拉节点H)的电压点均为低电平且第二晶体管T2均截止。
[0063]第四阶段(t4):ck3为高电平，其余时钟信号为低电压，SIU信号保持低电平。ck3为高电平，第五晶体管T5导通，由此将下拉节点ro的电平拉高，同时对第二电容C2充电，第二晶体管T2导通，维持输出节点的低电平。第六晶体管T6将上拉节点的电压拉低，从而使第一晶体管Tl处于截止状态。
[0064]第五阶段(t5):ck4为高电平，其余时钟信号为低电压，SIU信号变为高电平。此时，由ck4控制的第三晶体管T3导通，重复以上第一阶段的步骤，从而开始该移位寄存器单元下一个周期的操作。
[0065]图4示出了第一实施例的栅极驱动电路的级联图。该实施例的移位寄存器单元通过级联的方式构成栅极驱动电路，由此，通过移位寄存器单元的移位而实现对各像素行的逐行扫描。图中，Siu和SID分别为正向和反向扫描的输入启动脉冲信号。
[0066]如图4所示，在该实施例中，除了第一级移位寄存器单元SR1之外，每个移位寄存器单元SRn的第一输入端OUT_N-l连接上一级移位寄存器单元SRlri的输出，第一级移位寄存器单元SR1的第一输入端OUT_N-l则与启动信号SIU相连；除了最后一级移位寄存器单元SRn之外，每个移位寄存器单元SRn的第二输入端OUT_N+l连接下一级移位寄存器单元SRn+1的输出，而最后一级移位寄存器单元SRn的第二输入端OUT_N+l与启动信号SID相连。
[0067]如图4所示，在该移位寄存器中，后一级移位寄存器单元的输出信号时序相比于前一级移位寄存器单元的输出信号时序，高电平信号向后顺延一个周期。具体地，相邻的四个移位寄存器单元(第1、i+1、i+2、i+3级)的移位寄存器单元的时钟信号满足以下关系:
[0068](I)对于第i个移位寄存器单元，其时钟信号输入端CKl、CK2、CK3和CK4输入的时钟信号分别为ckl、ck2、ck3和ck4 ；
[0069](2)对于第i+1个移位寄存器单元，其时钟信号输入端CKl、CK2、CK3和CK4输入的时钟信号分别为ck2、ck3、ck4和ckl ;
[0070](3)对于第i+2个移位寄存器单元，其时