路33的详细结构，如图6a 所示，输出使能信号驱动电路33包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶 体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十 晶体管T10。其中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第八晶体管T8和第九晶体 管T9为P型晶体管；第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第十晶体 管TlO为N型晶体管。当然，上述1'1、了2、了5、了8和了9还可为~型晶体管，了3、了4、了6、了7和1'10还可 为P型晶体管，本发明实施例对此不进行具体限定。
[0063]需要说明的是，本发明实施例采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件，根据在电路中的作用本发明实施例所采用的晶体管主要为开关晶体 管。对于晶体管来说，在本发明实施例中以控制端代表栅极、以第一端代表源极、以第二端 代表漏极。
[0064]参见图6a，第一晶体管Tl的第一端与第一电压信号线Vl相连，第一晶体管Tl的第 二端与第二晶体管T2的第一端相连，第一晶体管Tl的控制端与第二输入端B相连；
[0065]第二晶体管T2的第二端分别与第三晶体管T3的第一端和第四晶体管T4的第一端 相连，第二晶体管T2的控制端与第一输入端A相连；
[0066]第五晶体管T5的第一端与第一电压信号线Vl相连，第五晶体管T5的第二端分别与 第八晶体管T8的第二端和第九晶体管T9的第一端相连，第五晶体管T5的控制端与第二输入 端B相连；
[0067]第八晶体管T8的第一端与第一电压信号线Vl相连，第八晶体管T8的第二端与第九 晶体管T9的第一端相连，第八晶体管T8的控制端与第一输入端A相连；
[0068]第九晶体管T9的第二端与输出端L相连，第九晶体管T9的控制端与第十晶体管TlO 的控制端相连。
[0069]可选地，第三晶体管T3的第二端与第二电压信号线V2相连，第三晶体管T3的控制 端与第二输入端B相连；
[0070] 第四晶体管T4的第二端与第二电压信号线V2相连，第四晶体管T4的控制端与第一 输入端A相连；
[0071] 第六晶体管T6的第一端与输出端L相连，第六晶体管T6的第二端与第七晶体管T7 的第一端相连，第六晶体管T6的控制端与第一输入端A相连；
[0072] 第七晶体管T7的第二端与第二电压信号线V2相连，第七晶体管T7的控制端与第二 输入端B相连；
[0073]第十晶体管TlO的第一端与输出端L相连，第十晶体管TlO的第二端与第二电压信 号线V2相连，第十晶体管TlO的控制端与第二晶体管T2的第二端相连。此外，输出端L与输出 使能信号线相连。
[0074] 现结合上述内容对输出使能信号驱动电路的工作原理进行说明。以第一电压线Vl 为高电平端，第二电压线V2为接地端为例。
[0075] 针对第一输入端A和第二输入端B均输入高电平的情况；
[0076] 由于第一输入端A和第二输入端B均输出高电平，所以栅极直接与第一输入端A或 第二输入端B连接的N晶体管导通，P型晶体管截止;也即，晶体管T3、晶体管T4、晶体管T6、晶 体管T7导通，晶体管T1、晶体管T2、晶体管T5、晶体管T8截止；晶体管T9和晶体管T10的栅极 连接于晶体管T2的第二端和晶体管T4的第一端之间，且晶体管T9和晶体管TlO的栅极均通 过晶体管T4连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅极为低电平，晶体管T9导 通，晶体管TlO截止。由于晶体管T9无信号输入，所以输出端L为低电平，即当A=I，B=1时， 输出L = O0
[0077] 针对第一输入端A和第二输入端B均输入低电平的情况。
[0078] 由于第一输入端A和第二输入端B均输入低电平，所以晶体管T1、晶体管T2、晶体管 T5、晶体管T8导通，晶体管T3、晶体管T4、晶体管T6、晶体管T7截止，由于晶体管T9和晶体管 TlO的栅极通过晶体管Tl和T2连接到第一电压线Vl，所以晶体管T9和晶体管TlO的栅极为 高电平，晶体管T9截止，晶体管TlO导通，第二电压线V2通过晶体管TlO连接输出端L，所以输 出端L为低电平，即当A = O，B = 0时，输出L = O。
[0079] 针对第一输入端A输入高电平、第二输入端B输入低电平的情况。
[0080]由于第一输入端A输入高电平、第二输入端B输入低电平，所以晶体管Tl和晶体管 T5导通，晶体管T2、晶体管T3、晶体管T4、晶体管T6、晶体管T7、晶体管T8均截止，所以晶体管 T9和晶体管TlO的栅极为低电平，晶体管T9导通，晶体管TlO截止，第一电压线Vl通过晶体管 T5和晶体管T9连接到输出端L，所以输出端L为高电平，即当A=I，B = O时，输出L=I。
[0081 ]针对第一输入端A输入低电平、第二输入端B输入高电平的情况。
[0082] 由于第一输入端A输入低电平、第二输入端B输入高电平，所以晶体管T2、晶体管 T3、晶体管T7、晶体管T8导通，晶体管Tl、晶体管T4、晶体管T5、晶体管T6均截止，由于晶体管 T9和晶体管TlO的栅极通过晶体管T3连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅 极为低电平，晶体管T9导通、晶体管TlO截止，第一电压线Vl通过晶体管T8和晶体管T9连接 到输出端L，所以输出端L为高电平，即当A = O，B = 1时，输出L=I。
[0083] 本发明实施例提供的驱动装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0084]本发明实施例还提供了一种显示装置，该显示装置包括上述实施例所示的驱动装 置。其中，显示装置可为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等 任何具有显示功能的产品或部件，本发明实施例对此不进行具体限定。
[0085] 本发明实施例提供的显示装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0086] 图7是本发明实施例提供的一种驱动方法的流程图，应用于上述驱动装置，参见图 7，本发明实施例提供的方法流程包括：
[0087] 701、在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号。
[0088] 702、在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并 每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次。
[0089] 703、若第一扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一 时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输 入第二时长的电压信号，第二时长大于第一时长，第一时长和在第一扫描周期处于开启状 态的第一栅线的开启时间之和、与第二时长和在第二扫描周期处于开启状态的第二栅线的 开启时间之和相等，第一栅线和第二栅线为双栅结构下的