附有额外负载单元的两阶段读出放大器的存储器的制作方法

专利名称：附有额外负载单元的两阶段读出放大器的存储器的制作方法
技术领域：
本发明提供一种非易失性存储器的相关方法，特别是一种在读取数据时利用一额外负载元件加速存储器暂态过程，再将该负载元件被禁止(disable)以维持数据读取灵敏度及裕度(margin)的存储器及相关方法。
背景技术：
随着信息社会的蓬勃发展，大量的数据、数据、技术乃至于知识，都能以数字数据的形式来加以整理、保存；而用于储存数字数据的存储器，也就成为信息业界研发的重点。尤其是闪速存储器(flash memory)，能以非易失性的方式储存数字数据，又能以电子运作的方式快速存取，不像一般硬盘需要有机械动作部分，所以已成为最重要的非易失性存储装置之一。
参考图1。图1为一公知闪速式存储器10的电路示意图。闪速存储器10中以直流电源Vdd偏压，设有多个存储单元(图1中绘出两个存储单元11A、11B做为代表)、两个负载隔离单元12A及12B、一读出单元SA1、两个作为负载单元的p型金属氧化物半导体晶体管Ta1、Ta3及做为一参考单元的p型金属氧化物半导体晶体管Ta7。存储单元11A、11B中分别以具有浮动栅极的金属氧化物半导体晶体管Ma1、Ma2来储存数据，并分别以晶体管TA1、TA2控制对存储单元的存取；其中晶体管Ma1、Ma2、TA1及TA2的栅极(gate)分别用控制电压Vma1、Vma2、Vd1、Vd2来控制各晶体管的导通或关断。除了其栅极之外，存储单元11A的晶体管TA1一端电连接到晶体管Ma1，另一端则成为存储单元11A的数据端，与负载隔离单元12A电连接到节点Na5。同理，存储单元11B的晶体管TA2电连接到节点Na5的一端就成为存储单元11B的数据端。负载隔离单元12A、12B分别设有反相器Iva1、IvA2及p形金属氧化物半导体晶体管Ta5、Ta6。作为负载单元的p型金属氧化物半导体晶体管Ta1、Ta3连接为负反馈的形式，晶体管Ta1的源极做为第一端，与负载隔离单元12A连接到节点Na1，漏极则连接至地端G。晶体管Ta3的源极则做为第三端，与负载隔离单元12B连接到节点Na3，漏极亦连接至地端G。读出单元SA1为一差动读出放大器(differential sensingamplifier)，具有第一比较端N1a及第二比较端N2a，分别连接到节点Na1及Na3；读出单元SA1能比较第一比较端N1a及第二比较端N2a的电压大小，并对应地产生一数据信号Vrp1。具有浮动栅极的金属氧化物半导体晶体管Ta7做为一参考单元，其栅极受控制电压Vca控制，另两极连接到电源Vdd，另一极做为参考端，与负载隔离单元12B连接到节点Na6。
闪速存储器是将每一位(bit)的数据存于一存储单元中具有浮动栅极的晶体管。当要将一位的数据写入(program)至一存储单元中时，是以不同量的电荷注入浮动栅极，来代表该位是数字“0”或数字“1”。浮动栅极被注入不同量电荷的晶体管，其阈值电压(threshold voltage)就会改变；换句话说，在相同栅极偏压条件下，浮动栅极中的电荷不同，该晶体管导通程度也会不同，也会产生不同的数据电流；据此就能将各存储单元中储存于浮动栅极的数据读出。就如图1中所示，当存储器10要读取存储单元11A中储存的位数据时，会以适当的控制电压Vma1偏压晶体管Ma1的栅极使其导通而产生一数据电流If1；同时也会以高电平的控制电压Vd1导通晶体管TA1，使数据电流Ifl能经由晶体管TA1流至节点Na5。当然，此时存储单元11B中的晶体管TA2会被控制电压Vd2关断而不导通，使存储单元11B不会输出电流至节点Na5，以免妨碍对存储单元11A数据的读取。负载隔离单元12A会将数据电流If1传输至节点Na1并注入作为负载单元的晶体管Ta1；晶体管Ta1受此数据电流的偏压，就会在节点Na1建立对应的电压。在开始导通晶体管Ma1的同时，控制电压Vca也会导通做为参考单元的晶体管Ta7，使晶体管Ta7产生一参考电流Ir1，经由负载隔离单元12B注入晶体管Ta3。作为负载单元的晶体管Ta3受此参考电流的偏压，也会对应地在节点Na3建立对应的参考电压。读出单元SA1经由第一比较端N1a及第二比较端N2a来比较节点Na1及节点Na3的电压，就能产生对应的数据信号Vrp1，以读出存储单元11A中的数据。
上述的数据读取过程可用图2来进一步说明。参考图2(并一并参考图1)。图2为存储器10读取数据过程中第一比较端N1a及第二比较端N2a电压随时间变化的示意图；图2的横轴为时间，纵轴为电压大小；其中曲线V(N1a)H、V(N1a)L代表第一比较端N1a的电压随时间变化的情形，曲线V(N2a)则代表第二比较端N2a的电压随时间变化的情形。在时间点ta0之前，存储器10尚未开始读取数据，第一比较端N1a及第二比较端N2a的电压会被充电至高电压。在时间点ta0时，晶体管M1a、Ta7开始产生电流，并分别使第一比较端N1a、第二比较端N2a的电压向下降。如前所述，随着存储单元11A中晶体管Ma1于浮动栅极储存的电荷量不同，在相同控制电压Vma1的控制下，产生的数据电流If1就会不同。当数据电If1较大时(也就是晶体管Ma1的阈值电压较低时)，第一比较端N1a的电压会如曲线V(N1a)H所示，最终降至较高的稳态电压VaH；当数据电流Tf1较小时(也就是晶体管Ma1的阈值电压较高时)，第一比较端N1a的电压会如虚线的曲线V(N1a)L所示，最终降至较低的稳态电压VaL。同理，第二比较端N2a的电压则会降至稳态的电压VaR。在时间点ta0至ta2的期间，负载隔离单元12A、12B中的反相器Iva1、Iva2会分别适当地偏压晶体管Ta5及Ta6，以便减轻节点Na1、Na3的负载效应，加速达到稳态的时间。在两比较端的电压在时间点ta2达到稳态后，读出单元SA1就能根据两比较端的电压差来判断存储单元llA中储存的数据；若第一比较端的电压大于第二比较端的电压，代表晶体管Ma1中储存的电荷对应至较大的数据电流；反之，则代表晶体管Ma1中的电荷对应至较小的数据电流。这样一来，读出单元SA1就能判断出存储单元11A中储存的是数字“0”(譬如说对应于较低的数据电流)或“1”(对应于较高的数据电流)，并据此产生数据信号Vrp1。
在一般闪速存储器中，通常都会设置有相当多的存储单元，通过相当长的导电路径连接至节点Na1，等效于在节点Na1形成一大电容要以单一存储单元的数据电流来将节点Na1(也就是第一比较端N1a)的电压降低至稳态，通常要花上相当的时间进行暂态过程(也就是放电)，就像图2中时间点ta0至时间点ta2的时间段Ta。公知存储器10的缺点之一，就是在数据读取的过程中容易受暂态的影响。就如图2所示，若读出单元SA1错误地在时间点ta1进行电压比较，则不管存储单元11A提供的数据电流是大是小，读出单元SA1都会因为第一比较端N1a的电压比第二比较端N2a的电压大，错误地判断存储单元11A中储存的数据。
参考图3。图3为另一公知存储器20的电路示意图。为了说明的方便，图3中标号与图1中标号相同的元件与节点，有相同的功能、运作方式及连接方式。存储器20与存储器10主要的不同之处，在于存储器20中另外设有一均衡单元24。均衡单元24连接到读出单元SA1的第一比较端N1a及第二比较端N2a之间，设有一p型金属氧化物半导体晶体管Tta、一n型金属氧化物半导体晶体管Ttb及一反相器Ivb3。晶体管Tta及Ttb形成一传输门电路(transmission gate)，由控制电压Veq0配合反相器Ivb3来控制这个传输门电路的开、关；当此传输门电路开启而导通时，会将节点Na1、节点Na3短路在一起；当此传输门电路关断而不导通时，节点Na1、Na3间就不会通过均衡单元24短路在一起。
参考图4A(并一并参考图3)。图4A为存储器20在读取数据期间第一比较端N1a及第二比较端N2a的电压随时间变化的示意图；图4A的横轴为时间，纵轴为电压大小。曲线V(N1a)L、V(N2a)H代表第一比较端N1a在不同数据电流下的电压变化情形；曲线V(N2b)代表第二比较端N2a的电压变化情形。延续图2中的例子，此处也假设是由存储器20中的存储单元11A提供数据电流If1。与存储器10不同的是，存储器20在时间点ta0控制存储单元11A产生数据电流If1、晶体管Ta7产生参考电流Ir1时，还会同时以控制电压Veq0控制均衡单元24中的传输门电路开启导通，使节点Na1及节点Na3短路在一起。这样一来第一比较端N1a及第二比较端N2a的电压就会相同，并以同样的变化幅度改变电压；就如图2中时间点ta0至时间点tb1所示，曲线V(N1b)H(及V(N1b)L)与曲线V(N2b)在此时间段Tb1中，是重合在一起的。到了时间点tb1后，控制电压Veq0会改变而使均衡单元24中的传输关断而不导通；此时节点Na1及Na3不再通过均衡单元24短路在一起，电压也会各自变化，最后达到稳态。在时间点tb2，读出单元SA1就能依据第一比较端N1a及第二比较端N2a间的电压差来判断存储单元11A中储存的数据为何数据。换句话说，存储器20通过对均衡单元24的控制，就能在电压变化的暂态期间维持第一比较端及第二比较端的电压一致，以避免存储器10会发生的暂态期间数据误判。
既然读出单元SA1是根据稳态电压VaH、VaL及稳态的参考电压VaR(参考图2及图4)来判断存储单元中储存的数据为何数据，电压VaH、VaL与电压VaR间的差异越大，读出单元SA1就越能清楚的判断、读取存储单元中的数据，数据读取的操作裕度(margin)也越大。由于半导体制造的不均匀会使各存储单元都有或多或少的差异，加上读取过程中的杂散信号，还有各存储单元因反覆写入(program)、擦除(erase)造成的电气特性变化，各存储单元即使储存有相同数据，能供应的数据电流也有略有差异，并导致稳态电压VaH、VaL也会跟着有所差异。若在设计存储器时就将理想的稳态电压VaH、VaL及VaR间的差异拉大而有较大的操作裕度，那么即使实际存储器操作时有上述种种不理想的因素而导致电压VaH、VaL有所漂移，存储器还是能正确地读取数据。由于稳态电压VaH、VaL是由数据电流注入作为负载的晶体管Ta1(参考图1、3)而建立的，所以设计存储器时可改变晶体管Ta1的特性来增加电压VaH、VaL间的差异。一般来说，在数据电流固定的情形下，晶体管Ta1若有较小的长宽比(aspect ratio，即W/L ratio)，其建立的电压VaH、VaL间的差异也会比较大。参考图4B。图4B为加在晶体管Ta1的电压(横轴)与其源极、漏极间电流(纵轴)的关系示意图；若晶体管Ta1为一长宽比较小的晶体管，则其电流-电压关系如曲线IV1所示；若晶体管Ta1为一长宽比较大的晶体管，其电流-电压关系则如曲线IV2所示。如前所述，随存储单元中的数据不同，其供应的数据电流If1也会不同；图4B中标出的电流If1(H)及电流If1(L)就代表存储单元能供应的两种不同电流。电流If1(H)及If1(L)注入晶体管Ta1后，就能分别建立稳态电压VaH、VaL。就如曲线IV1所示，若晶体管Ta1的长宽比较小，其对应的两种稳态电压间的电压差DV1也会较大，也会有较多的操作裕度。相对地，在相同的电流注入下，若晶体管Ta1的长宽比较大，由曲线IV2对应出来的稳态电压间电压差DV2则会变少。
然而，如由公知技术可知，若减少晶体管Ta1的长宽比，晶体管Ta1的电流驱动能力也会跟着减少，这样一来读取过程中暂态的时间就会拉长；也就是说，从存储单元开始供应数据电流将第一比较端的电压拉低，到第一比较端的电压真正达到稳态而可以读取数据时，会需要较长的时间(等效上也就是要用较长的时间才能将节点Na1累积的电荷放电)。这样一来存储器就不能快速地读取数据，降低数据存取的效率。而在公知的晶体管10或20中，都会因为负载单元(即晶体管Ta1)的设计而有上述操作裕度、读取速度不能兼顾的问题。

发明内容
因此，本发明的主要目的在于提供一种附有额外负载单元的存储器及相关操作方法，能在增加操作裕度的情形下兼顾读取速度，使得本发明的存储器能快速、正确地读取数据。
在公知技术中，要读取存储单元的数据时，以存储器单元提供的数据电流注入负载单元中以建立对应数据电流的电压，进一步由读出单元来判断数据内容。在本发明中，另增加了一个可启用(enable)、被禁止的负载单元；在存储器读取数据的暂态过程中，此负载单元会被启用而增加电流驱动能力，以缩短暂态过程、加速读取过程；在暂态过程将结束时，此负载单元会被禁止不再动作，改以一个长宽比(aspect ratio)较小的负载单元来建立最终的稳态电压，以使本发明存储器具有较佳的操作裕度。藉由本发明公开的技术，存储器(尤其是闪速存储器)就能兼顾读取速度及操作裕度。


图1为一公知存储器的电路示意图。
图2为图1存储器读取过程中相关节点电压变化的时序示意图。
图3为另一公知存储器的电路示意图。
图4A为图3存储器读取过程中相关节点电压变化的时序示意图。
图4B为图3中负载元件电流电压间的关系示意图。
图5为本发明存储器的电路示意图。
图6为图5存储器读取过程中相关节点电压变化的时序示意图。
图7为本发明中读出单元一实施例的电路示意图。
图8为本发明存储器另一实施例的电路示意图。
附图符号说明10、30、40 存储器SA1、SA、Sab读出单元11A、11B、31A、31B、41A、41B存储单元12A、12B、32A、32B、42A、42B负载隔离单元24、34、44 均衡单元
36A、46A 第二负载单元36B、46B 第四负载单元Iva1、Iva2、Iva3、Iv1-Iv3反相器Vrp1、Vr 数据信号N1a、N1c 第一比较端N2a、N2c 第二比较端Ir1 数据电流Ir1 参考电流Vdd 电源VaH、VaR、VaL、VH、VR、VL电压ta0-ta2、tb1-tb2、t1、t2 时间点Ta、Tb1、Tb2 时间段Na1、Na3、Na5、Na6、N1-N6、Nd1、Nd2 节点Ta1、Ta3、Ta5、Ta6、Ta7、TA1、TA2、Ma1、Ma2、Tt1、Ttb，MA1、MA2，Mm1、Mm2、M1-M7、Mta，Mtb、Msa、Msb、Q1-Q5、QL1、QL3、QL7晶体管V(N1b)L、V(N1b)H、V(N2b)、V(N1c)L、V(N1c)H、V(N2c)、IV1、IV2 曲线Vma1、Vma2、Vd1、Vd2、Vca、Veq0、Vm1、Vm2、VA1、VA2、Vc、Veq、Vi、Vn1、Vn2、VD1、VD2、Veq2、Vd 控制电压DV1、DV2 电压差具体实施方式
参考图5。图5为本发明中存储器30的电路示意图。存储器30以直流电源Vdd偏压，设有多个存储单元(图5中绘出两个存储单元31A、31B做为代表)、负载隔离单元32A及32B、作为第一负载单元的金属氧化物半导体晶体管M1、第二负载单元36A、读出单元SA、均衡单元34、作为第三负载单元的金属氧化物半导体晶体管M3、第四负载单元36B及做为一参考单元的金属氧化物半导体晶体管M7。存储单元31A、31B中各自以具有浮动栅极的金属氧化物半导体晶体管Mm1、Mm2来储存数据；晶体管MA1、MA2则分别控制存储单元31A、31B的数据存取。晶体管Mm1、Mm2的栅极分别以控制电压Vm1、Vm2控制偏压；晶体管MA1、MA2的栅极则分别以控制电压VA1、VA2控制。在存储单元31A中，晶体管MA1除了栅极外，一极连接到晶体管Mm1，另一极成为存储单元31A输出电流的数据端，通过节点Nd1与负载隔离单元32A连接到节点N5。同理，晶体管MA2的一极连接到晶体管Mm2，另一极成为存储单元31B的数据端，通过节点Nd2连接至节点N5。负载隔离单元32A、32B中分别以反相器Iv1、Iv2来控制金属氧化物半导体晶体管M5、M6的栅极。做为参考单元的晶体管M7的栅极由控制电压Vc控制，另外两极中一极连接到电源Vdd，一极做为一参考端，与负载隔离单元32B连接到节点N6，用于输出晶体管M7产生的参考电流Ir。读出单元SA为一差动读出放大器，具有第一比较端N1c、第二比较端N2c，用于根据两比较端间的电压差产生一数据信号Vr。均衡单元34中以金属氧化物半导体晶体管Mta、Mtb形成一传输门电路，并通过一控制电压Veq及一反相器Iv3来控制这个传输门电路的开关；当传输门电路导通开启时，会让节点N1(即第一比较端N1c)及节点N3(即第二比较端N2c)短路；反之，当均衡单元中的传输门电路关断不导通，节点N1就不再短路于节点N3。晶体管M1做为第一负载单元，连接为二极管，一端为第一端，与读出单元SA连接到节点N1；另一端则连至地端G。基于相似的配置，晶体管M3做为第三负载单元，一端为第三端，与读出单元SA连接到节点N3，另一端也连至地端G。
本发明存储器30与公知存储器20结构上主要不同之处，在于本发明中除了第一、第三负载元件外，还另设有第二负载元件36A、第四负载元件36B。第二负载元件36A中设有金属氧化物半导体晶体管Msa及M2；晶体管Msa为一开关晶体管，其栅极同样受控制电压Veq控制，另外两极中一极连接到晶体管Msa，另一极则做为第二端，与读出单元SA连接到节点N2；晶体管M2则连接为二极管而成为一负载晶体管，其源极连接到晶体管Msa。第四负载单元中也有设有金属氧化物半导体晶体管Msb及M4；做为开关晶体管的晶体管Msb，其栅极同样由控制电压Veq来控制，另两极中一极连接到二极管接法的晶体管M4，一极做为第四端，与读出单元SA连接到节点N4。晶体管M4也做为一负载晶体管，其源极连接到晶体管Msb。当第二负载单元36A中的开关晶体管Msa被控制电压Veq控制导通时，电流就得以经由晶体管Msa流入负载晶体管M2，由负载晶体管M2在节点N2建立电压；此时第二负载单元36A就被启用。当控制电压Veq控制开关电晶关断时，第二负载单元36A就会被禁止不再由节点N2接收电流，并在节点N2呈现高输入阻抗的状态。第四负载单元36B的工作情形也可依此类推。
类似于公知存储器，存储器30也是由各存储单元中具有浮动栅极的晶体管来储存对应于数字数据的电荷。在同样的栅极偏压下，浮动栅极具有不同电荷量的晶体管也会产生不同的数据电流。根据数据电流于各负载元件建立的电压，读出单元SA就能读出存储单元中储存的数据。举例来说，当存储器30要读取存储单元31A中储存的数据时，就会以控制电压Vm1、VA1分别来导通存储单元31A中的晶体管Mm1、MA1。晶体管Mm1会依照其浮动栅极中储存的电荷量产生一数据电流If，经由导通的晶体管MA1流至节点N5。在此同时存储器30也会以控制电压VA2控制存储单元31B中的晶体管MA2关断而不导通，以免干扰对存储单元31A中数据的读取。
继续参考图6(并一并参考图5)。图6为存储器30的数据读取过程中，第一比较端N1c及第二比较端N2c的电压随时间变化的示意图；图6的横轴为时间，纵轴为电压大小；其中曲线V(N1c)H、V(N1c)L代表第一比较端N1c电压变化的情形，曲线V(N2c)代表第二比较端N2c电压变化的情形。在时间点t0前，读取程序尚未开始，第一比较端N1c及第二比较端N2c的电压会被充电至高电压。到了时间点t0，存储单元31A开始提供数据电流If，控制电压Vc也会控制晶体管M7开始提供参考电流Ir，同时控制电压Veq也会使均衡单元34中的传输门电路导通，以将节点N1及节点N3短路；此时同样受控制电压Veq控制的开关晶体管Msa、Msb都会导通，使第二、第四负载单元36A、36B启用。这样一来，控制电流就会经由负载隔离单元32A、32B及节点N1、N2分流至负载晶体管M2及晶体管M1(甚至是晶体管M3及M4)；等效于增加了放电的途径，使得第一比较端N1c连同第二比较端N2c的电压能够快速降低至接近稳态，就如同图6中从时间点t0到时间点t1的时间段T1所示。在此时间段T1内，负载隔离单元32A、32B中的反相器Iv1、Iv2也会分别改变晶体管M5、M6的偏压，增加这两个晶体管源极、漏极间的等效阻抗，加速暂态的过程。到了时间点t1，控制电压Veq会改变电压值，使均衡单元34中的传输门电路关断不导通，同时第二、第四负载单元中的开关晶体管Msa、Msb也会不导通，使这两个负载单元被禁止。此时数据电流If不再流入第二负载单元36A，仅会流入第一负载单元的晶体管M1，以根据数据电流If的大小建立最后的稳态电压VH或VL(如图6中所示)；同理参考电流Ir也不再流入第四负载单元36B，仅会流入第三负载单元的晶体管M3以建立稳态的参考电压VR。到了时间点t2，读出单元SA就能根据第一比较端N1c及第二比较端N2c的电压差来判断存储单元31A中储存的数据内容，并产生对应的数据信号Vr。
总的来说，本发明的构思是在数据读取的暂态过程(即图6中的时间段T1)中，启用额外的两个负载单元36A、36B，来缩短暂态所需的时间；将要到达稳态之时，才会将第二、第四负载单元36A、36B被禁止，以原来的负载单元晶体管M1来建立第一比较端N1c的稳态电压。在实际实施时，本发明中的晶体管M1是长宽比较小的晶体管，负载晶体管M2是长宽比较大的晶体管。在时间段T1中，晶体管M2能提供阻抗较小(与晶体管M1相比)的放电途径，连同晶体管M1提供的放电途径，就能使第一比较端N1c的电压快速下降，减少暂态所需的时间。到了时间点t1后的时间段T2(见图6)，第二负载单元36A被禁止而不再漏取电流，完全由晶体管M1来根据数据电流If建立稳态电压VH或VL。如前面讨论过的，长宽比较小的晶体管能根据数据电流If产生差别较大的稳态电压，增加存储器的操作裕度。如此一来，本发明就能一方面缩短暂态时间、加速读取过程，另一方面也能有较佳的操作裕度。假设本发明存储器30中的负载晶体管M2与公知存储器20的负载晶体管Ta1相同，各存储单元、负载隔离电路也相同，则图6中的曲线V(N1b)L可代表存储器20的第一比较端N1b的电压变化曲线之一。与之比较，可知本发明的暂态较短，操作裕度也能有效增加。
参考图7。图7为本发明存储器30中读出单元SA一实施例的电路示意图。在此实施例中以晶体管Q1、Q2做为差动输入对，晶体管Q3、Q4为动态负载，晶体管Q5受控制电压Vi控制，为一偏压用的电流源。
参考图8。图8为本发明另一实施例的存储器40的电路示意图。存储器40中设有存储单元41A及41B、负载隔离单元42A及42B、均衡单元44、读出单元SAb、做为第一负载单元的晶体管QL1、做为第三负载单元的晶体管QL3及第二负载单元46A、第四负载单元46B，还有作为参考单元的晶体管QL7。均衡单元44及第二负载单元46A、第四负载单元4B同样以控制电压Veq2来控制。存储器40与存储器30主要不同之处在于，存储器30是以存储单元为电流源(current)、负载单元为电流吸收源(current sink)；存储器40则以负载单元为电流源，存储单元为电流吸收源。存储器40在读取数据时，会先将读出单元SAb两比较端的电压放电至低电位，再通过负载单元将两比较端的电压充电至稳态电位。在充电的暂态过程中，均衡单元会导通将两比较端短路，同使也会启用第二、第四负载元件，提供低阻抗的充电路径，缩短充电的暂态过程；最后第二、第四负载元件会随均衡单元44关断而被禁止，改以负载单元的晶体管QL1、QL3来建立最后的稳态电压，以供读出单元SAb来判断存储单元中储存的数据内容，并输出为数据信号Vr。存储器40运作的情形可由前述对本发明的讨论类推而得，缩短读取过程、增加操作裕度的优点也一致；在不妨碍本发明技术公开的情形下，不再赘述。当然，本发明的构思也可应用于其他非易失性存储器(如掩膜型只读存储器(mask read-only-memory))，或是具有ONO栅极的金属氧化物半导体晶体管(SONOS)；换句话说，各存储单元中的晶体管除了前面讨论过的具有浮动栅极的晶体管，也可以是其他型态、做为非易失性储存的晶体管。另外，本发明于图5中作为负载晶体管的p型晶体管M1至M4也可以是n型二极管连接形式的晶体管(就像图8中的负载晶体管QL1、QL3)；同理，图8中的n型晶体管QL1、QL3及负载单元46A、46B中的负载晶体管，也可采用p型二极管连接的金属氧化物半导体晶体管，就如图5中的实施例所示。
在公知技术的存储器中，仅以单一负载单元提供充放电途径，因而使得公知技术无法有效兼顾读取速度及操作裕度。相较之下，本发明的存储器能以动态启用的额外负载单元来增加读取过程中的暂态充放电途径，使得读取速度能有效增加。在暂态过程将结束之际再使额外的负载单元被禁止，改由长宽比较小的晶体管做为负载来达到最后的稳态电压，以增加操作裕度。这样一来，本发明的存储器就能在缩短读取过程时兼顾数据读取的正确性。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等效变化与改进，皆应属本发明专利的涵盖范围。
权利要求
1.一种存储器，其包含有至少一存储单元，其具有一数据端；该存储单元用于储存数据，并根据该数据于该数据端提供一数据电流；一读出单元，其具有第一比较端；该第一比较端电连接到该数据端；该读出单元用于根据该第一比较端的电压与一参考电压间的电压差产生对应的数据信号；第一负载单元，其具有第一端；该第一端连接到该第一比较端；该第一负载单元用于根据该第一端输入的电流于该第一端产生电压；以及第二负载单元，其具有第二端；该第二端连接到该第一比较端；该第二负载单元可启用或被禁止，当该第二负载单元启用时，该第二负载单元会根据该第二端输入的电流于该第二端产生对应的电压，使得不同的输入电流对应至不同的电压；当该第二负载单元被禁止时，该第二负载单元会停止由该第二端输入电流；其中当该存储单元提供该数据电流时，该第二负载单元会先启用，使该数据电流得以经由该第一比较端输入至该第一负载单元及该第二负载单元；当该第二负载单元启用的时间超过一预设值后，该第二负载单元会被禁止，使该数据电流输入至该第一负载单元而停止输入至该第二负载单元，而该读出单元会根据该第一比较端的电压及该参考电压间的电压差产生该数据信号，使该存储器得以读取该存储单元储存的数据；其中当该第二负载单元被禁止而该读出单元根据该第一比较端的电压及该参考电压间的电压差产生该数据信号时，该第二端的电压会与该参考电压实质相异。
2.如权利要求1所述的存储器，其中该读出单元另设有第二比较端，而该存储器还包含有一参考单元，其具有一参考端，该参考端电连接到该第二比较端，而该参考单元用于于该参考端提供一参考电流；以及第三负载单元，其具有第三端；该第三端连接到该第二比较端，该第三负载单元用于根据该第三端输入的电流于该第三端产生一电压；其中当该第二负载单元被禁止时，该参考电流会经由该第二比较端输入至该第三负载单元的该第三端，使该第三负载单元得以于该第三端产生该参考电压。
3.如权利要求2所述的存储器，其还包含有一均衡单元，连接到该第一比较端及该第二比较端之间，当该第二负载单元启用时，该均衡单元会使该第一比较端得以和该第二比较端短路，并使该第一比较端的电压得以实质相等于该第二比较端的电压；当该第二负载单元被禁止时，该均衡单元会使该第一比较端不再与该第二比较端短路。
4.如权利要求2所述的存储器，其还包含有第四负载单元，其具有第四端，该第四端连接到该第二比较端，该第四负载单元用于根据该第四端输入的电流于该第四端产生一电压；其中当该第二负载单元启用时，该参考电流会经由该第二比较端输入至该第三负载单元及该第四负载单元。
5.如权利要求2所述的存储器，其还包含有一负载隔离单元，电连接到该参考端及该第二比较端之间，用于将该参考电流由该参考端传输至该第二比较端。
6.如权利要求1所述的存储器，其还包含有一负载隔离单元，电连接到该数据端与该第一比较端之间，用于将该数据电流由该数据端传输至该第一比较端。
7.如权利要求1所述的存储器，其中该存储单元中包含有一具有浮动栅极的金属氧化物半导体晶体管，或是一具有ONO栅极的金属氧化物半导体晶体管，或是一掩膜型只读储器。
8.如权利要求1所述的存储器，其中当该第一负载单元第一端的电压等于该第二负载单元第二端的电压时，该第一负载单元于该第一端输入的电流会小于该第二负载单元于该第二端输入的电流。
9.如权利要求1所述的存储器，其中当该存储单元储存的数据为第一数据时，该存储单元能提供第一数据电流；当该存储单元储存的数据为第二数据时，该存储单元能提供第二数据电流；而该第一负载单元接收该第一数据电流后产生的电压与接收该第二数据电流后产生的电压两者间的电压差为第一电压差；该第二负载单元接收该第一数据电流后产生的电压与接收该第二数据电流后产生的电压两者间的电压差为第二电压差，其中该第一电压差会大于该第二电压差。
10.如权利要求1所述的存储器，其中该第二负载单元中包含有一负载晶体管，其具有一源极；以及一开关晶体管，电连接到该源极及该第二端之间，当该第二负载单元启用时，该开关晶体管会导通使该第二端的电流得以经由该开关晶体管输入至该源极；当该第二负载单元被禁止时，该开关晶体管会关断使该第二端的电流实质上不会经由该开关晶体管输入至该源极。
11.一种用于一存储器的方法，用于读取储存于该存储器中的信息；该存储器包含有至少一存储单元，其具有一数据端；该存储单元用于储存数据，并根据该数据于该数据端提供对应的数据电流；第一负载单元，其具有第一端，该第一端电连接到该数据端；该第一负载单元用于根据该第一端输入的电流于该第一端产生一电压；以及第二负载单元，其具有第二端；该第二端连接到该第一端；该第二负载单元可启用或被禁止，当该第二负载单元启用时，该第二负载单元会根据该第二端输入的电流于该第二端产生一对应的电压，并使不同的输入电流对应至不同的电压；当该第二负载单元被禁止时，该第二负载单元会停止由该第二端输入电流；该方法包含有以该存储单元提供该数据电流至该数据端；启用该第二负载单元，使该数据电流得以输入至该第一负载单元及该第二负载单元；在该第二负载单元启用的时间超过一预设值后，使该第二负载单元被禁止以使该数据电流输入至该第一负载单元而停止输入至该第二负载单元；以及根据该第一负载单元第一端的电压及一参考电压，判断该存储单元中储存的数据；其中当该第二负载单元被禁止而该读出单元根据该第一端的电压及该参考电压间的电压差判断该存储单元中的数据时，该第二端的电压会与该参考电压实质相异。
12.如权利要求11所述的方法，其中该存储器还包含有一参考单元，其具有一参考端，该参考单元用于于该参考端提供一参考电流；以及第三负载单元，其具有第三端；该第三端电连接到该参考端，该第三负载单元用于根据该第三端接收的电流于该第三端产生一电压；其中当该第二负载单元被禁止时，该参考电流会输入至该第三端，使该第三负载单元得以于该第三端产生该参考电压。
13.如权利要求12所述的方法，其还包含有当第二负载单元启用时，使该第一端和该第三端短路，以使该第一端的电压得以实质相等于该第三端的电压；当该第二负载单元被禁止时，使该第一端与该第三端间不再短路。
14.如权利要求11所述的方法，其中该存储器还包含有一负载隔离单元，电连接到该参考端及该第三端之间，用于将该参考电流由该参考端传输至该第三端。
15.如权利要求11所述的方法，其中该存储器还包含有一负载隔离单元，电连接到该数据端与该第一端之间，用于将该数据电流由该数据端传输至该第一端。
16.如权利要求11所述的方法，其中该存储单元包含有一具有浮动栅极的金属氧化物半导体晶体管，或是一具有ONO栅极的金属氧化物半导体晶体管(SONOS)，或是一掩膜型只读储器。
17.如权利要求11所述的方法，其中当该第一负载单元第一端的电压等于该第二负载单元第二端的电压时，该第一负载单元于该第一端输入的电流会小于该第二负载单元于该第二端输入的电流。
18.如权利要求11所述的方法，其中当该存储单元储存的数据为第一数据时，该存储单元会提供第一数据电流；当该存储单元储存的数据为第二数据时，该存储单元会提供第二数据电流；而该第一负载单元接收该第一数据电流后产生的电压与接收该第二数据电流后产生的电压两者间的电压差为第一电压差；该第二负载单元接收该第一数据电流后产生的电压与接收该第二数据电流后产生的电压两者间的电压差为第二电压差，其中该第一电压差会大于该第二电压差。
全文摘要
本发明提供一种非易失性存储器的放大器，该存储器包含有至少一存储单元，用于储存数据以提供一数据电流；一具有第一端的较弱的第一负载单元；一具有第二端的较强的第二负载单元，及一读出单元。第一负载单元及第二负载单元能接受电流输入以分别于该第一端及该第二端建立电压。当存储单元提供数据电流时，较强的第二负载单元会先启用，使数据电流得以输入至第一负载单元及第二负载单元；当第二负载单元启用的时间超过一预设值后，该第二负载单元会被禁止，使数据电流输入至较弱的第一负载单元而停止输入至第二负载单元，而读出单元会根据第一端的电压及参考电压间的电压差产生数据信号，使该存储器得以读取该存储单元储存的数据。
文档编号G11C16/06GK1453794SQ0211854
公开日2003年11月5日 申请日期2002年4月27日 优先权日2002年4月27日
发明者许佑铭, 胡凌彰 申请人:力旺电子股份有限公司