专利名称：一种抗单粒子效应的静态随机存储器单元的制作方法
技术领域：
本发明涉及静态随机存储器(SRAM)技术领域，更具体地，涉及一种具有抗单粒子 翻转效应的CMOS SRAM单元。
背景技术：
按照数据存储方式，半导体存储器分为动态随机存取存储器(DRAM)，非挥发性存 储器和静态随机存取存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的 操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存 储的信息，所以设计和制造相对容易。通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成。根 据所含负载器件的类型，SRAM本身又可以分为完全CM0SSRAM，高负载电阻(High Load Resistor) SRAM 和薄膜晶体管(Thin FilmTransistor) SRAM。完全 CMOS SRAM 使用 PMOS 管 作为负载器件，HLRSRAM使用高负载电阻作为负载器件，而TFT SRAM使用多晶硅TFT作为 负载器件。一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，第一反相器INVl 和第二反相器INV2构成锁存器，INVl和INV2分别受存取晶体管TAl和TA2有选择地驱动。INVl包括第一负载PMOS管TPl和第一驱动NMOS管TNl，而INV2包括第二负载 PMOS管TP2和第二驱动匪OS管TN2。其中，TPl和TP2的源极与电源VDD相连，TPl的漏极 和TNl的漏极相连得到Sl点，TP2的漏极和TN2的漏极相连得到S2点，TPl的栅极和TNl 的栅极相连并连接到Sl点，TP2的栅极和TN2的栅极相连并连接到Sl点。第一存取NMOS 管TAl的栅极与字线WL相连，它的源极与位线BL相连，而且它的漏极与Sl点相连。与此 类似，第二存取NMOS管TA2的栅极与字线相连，其源极与位线非(BitLineBar) DBL相连，而 其漏极与S2点相连。此处，DBL传送的信号与BL反相。在如上所述的完全CMOS SRAM单元的操作中，如果字线札为高电平，存取NMOS管 TAl和TA2导通，因此，位线BL和位线非DBL的信号分别被传送到INVl和INV2，使数据的 写入或者读出得以执行。在宇宙空间中，存在大量高能粒子，当它们入射到一个处于关闭状态的NMOS管中 时，由于源漏之间的电压，会产生一个瞬态的电流，使得NMOS管相当于开态。在一个SRAM 单元中，若本关闭的NMOS管处于了开态，会拉低输出端的电压，使得存储内容发生翻转。这 就是单粒子翻转效应。单粒子翻转效应的存在，使得在空间环境工作下的SRAM电路变得非常不可靠，所 以在空间环境下使用的SRAM电路必须进行辐射加固。常用的加固技术包括添加反馈电路，增加负载等。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种抗单粒子效应的静态随机存储器单 元，以有效地抑制单粒子产生的瞬态电流及瞬态电流带来的关键节点电压变化，提高电路 抗单粒子翻转的能力。(二)技术方案为达到上述目的，本发明提供了一种抗单粒子效应的静态随机存储器单元，包括 第一反相器INV1、第二反相器INV2、第一NMOS传输门613、第二NMOS传输门614，其中第一 反相器INVl的输出端A接第一 NMOS传输门613，第二反相器INV2的输出端B接第二 NMOS 传输门614，第一 NMOS传输门613的栅与第二 NMOS传输门614的栅接WL，第一匪OS传输门 613对应单元输出BL，第二 NMOS传输门614对应单元输出DBL，第一反相器INVl的输出端 A接第二反相器INV2的输入端，第二反相器INV2输出端B接第一反相器INVl的输入端。上述方案中，所述第一反相器INVl包括第一 PMOS管601、第二 PMOS管602、第二 匪OS管603、第一匪OS管604、第一传输门PM0S605和第二传输门NM0S606，其中第一 PMOS 管601的源极接电源VDD，漏极接第二 PMOS管602的源极；第二 PMOS管602的漏极接A ； 第一 NMOS管604的源极接地，漏极接第二 NMOS管603的源极；第二 NMOS管603的漏极接 A ；第二传输门NM0S606与第一传输门PM0S605的两端分别接第一 PM0S601的漏极和第一 NM0S604 的漏极；第一 PMOS 管 601、第二 PMOS 管 602、第二 匪OS 管 603、第一匪OS 管 604、 第一传输门PM0S605和第二传输门NM0S606的栅都接第一反相器的输入。上述方案中，所述第二反相器包括第三PMOS管607、第四PMOS管608、第三NMOS管 610、第四NMOS管609、第三传输门NM0S612和第四传输门PM0S611，其中第三PMOS管607 的源极接电源VDD，漏极接第四PMOS管608的源极；第四PMOS管608的漏极接A ；第三NMOS 管610的源极接地，漏极接第四NMOS管609的源极；第四NMOS管609的漏极接A ；第三传 输门NM0S612与第四传输门PM0S611的两端分别接第一 PM0S607的漏极和第一 NM0S610的 漏极；第三PMOS管607、第四PMOS管608、第三NMOS管610、第四NMOS管609、第三传输门 NM0S612和第四传输门PM0S611的栅都接第二反相器的输入。上述方案中，所述第一 PMOS管601、第二 PMOS管602、第三PMOS管607和第四PMOS 管608的尺寸相同。上述方案中，所述第二 NMOS管603、第一 NMOS管604、第三NMOS管610和第四NMOS 管609的尺寸相同。上述方案中，所述第二传输门NM0S606、第三传输门NM0S612、第一传输门PM0S605 和第四传输门PM0S611均使用工艺中的最小尺寸。上述方案中，该系统使用PD SOI工艺时，进一步采用体引出处理，将体与源极连接。(三)有益效果本发明提供的这种抗单粒子效应的静态随机存储器单元，由两个串联的PMOS管 替代负载PMOS管，两个串联的NMOS管替代驱动NMOS管，使用传输门连接两组串联MOS管 的中间节点以调节电平，这种结构可以有效地抑制单粒子产生的瞬态电流及瞬态电流带来 的关键节点电压变化，从而有效提高了电路抗单粒子翻转的能力。
图1是传统的完全CMOS SRAM的电路连接图。
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图2是本发明提供的抗单粒子翻转的SRAM单元电路图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。如图2所示，图2是本发明提供的抗单粒子翻转的SRAM单元电路图，包括第一反 相器INV1、第二反相器INV2、第一 NMOS传输门613、第二 NMOS传输门614，其中第一反相 器INVl的输出端A接第一 NMOS传输门613，第二反相器INV2的输出端B接第二 NMOS传 输门614，第一 NMOS传输门613的栅与第二 NMOS传输门614的栅接WL，第一 NMOS传输门 613对应单元输出BL，第二 NMOS传输门614对应单元输出DBL，第一反相器INVl的输出端 A接第二反相器INV2的输入端，第二反相器INV2输出端B接第一反相器INVl的输入端。第一反相器INVl包括第一 PMOS管601、第二 PMOS管602、第二 NMOS管603、第 一 NMOS管604、第一传输门PM0S605和第二传输门匪0S606，其中，第一 PMOS管601的源 极接电源VDD，漏极接第二 PMOS管602的源极；第二 PMOS管602的漏极接A ；第一 NMOS管 604的源极接地，漏极接第二 NMOS管603的源极；第二 NMOS管603的漏极接A ；第二传输 门NM0S606与第一传输门PM0S605的两端分别接第一 PM0S601的漏极和第一 NM0S604的 漏极；第一 PMOS管601、第二 PMOS管602、第二 NMOS管603、第一 NMOS管604、第一传输门 PM0S605和第二传输门NM0S606的栅都接第一反相器的输入。第二反相器包括第三PMOS管607、第四PMOS管608、第三NMOS管610、第四NMOS 管609、第三传输门NM0S612和第四传输门PM0S611，其中，第三PMOS管607的源极接电源 VDD,漏极接第四PMOS管608的源极；第四PMOS管608的漏极接A ；第三NMOS管610的源极 接地，漏极接第四NMOS管609的源极；第四NMOS管609的漏极接A ；第三传输门NM0S612与 第四传输门PM0S611的两端分别接第一 PM0S607的漏极和第一 NM0S610的漏极；第三PMOS 管607、第四PMOS管608、第三NMOS管610、第四NMOS管609、第三传输门NM0S612和第四 传输门PM0S611的栅都接第二反相器的输入。第一 PMOS管601、第二 PMOS管602、第三PMOS管607和第四PMOS管608的尺寸 相同。第二 NMOS管603、第一 NMOS管604、第三NMOS管610和第四NMOS管609的尺寸相 同。第二传输门NM0S606、第三传输门NM0S612、第一传输门PM0S605和第四传输门PM0S611 均使用工艺中的最小尺寸。该系统若使用PD SOI工艺，应做体引出处理，将体与源极连接。由于PMOS管相比NMOS管对单粒子效应不敏感，所以本发明使用NMOS管说明本发 明原理。 假设单元存储内容为“ 1”，即节点A为“ 1”，节点B为“0 ” ；或者说，节点A为高电 平，节点B为低电平。此时第二 NMOS管603和第一 NMOS管604的栅电压为低电平，MOS管 处于关闭状态，第一 PMOS管601和第二 PMOS管602的栅电压为低电平，处于开态，则节点 A为高电平。而因为第一传输门PM0S605的栅极也为低电平，其也处于开态，所以第二 NMOS 管603的源极也为高电平。 当高能粒子轰击在第二 NMOS管603时，由于第二 NMOS管603源漏两端同为高电 平，所以并不会影响节点A的电平，所以关键节点A的电压不会发生变化。
当高能粒子轰击在第一 NMOS管604时，第一 NMOS管604源漏之间存在电压，所以会产生瞬态的电流，管子相当于开启状态。其漏端电压会迅速下降。但因为第二 NMOS管 603处于关闭状态，所以并不会影响到节点A的电平。又因为第一 NMOS管604漏端通过第 一传输门PM0S605和第一 PMOS管601直接连接VDD，电源会迅速给受影响的节点充电，电路 会恢复正常。通过软件模拟本发明与未加固的SRAM 6管单元在单粒子事件下的节点电压变 化，本发明相对于未加固的SRAM 6管单元有明显的抗单粒子翻转的能力。同样工艺条件 下，模拟不同能量粒子的轰击，未加固的SRAM6管单元在粒子LET值为60MeV · mg—1 · cm2时 发生翻转，而本发明在粒子LET值为150MeV · mg—1 · cm2时都未发生翻转。总之，本发明的电路相比传统6管单元的SRAM单元电路具有更好的抗单粒子翻转 能力，提升了 SRAM的可靠性。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
1.一种抗单粒子效应的静态随机存储器单元，其特征在于，包括第一反相器(INVl)、 第二反相器(INV2)、第一 NMOS传输门(613)、第二 NMOS传输门(614)，其中第一反相器(INVl)的输出端(A)接第一 NMOS传输门(613)，第二反相器(INV2)的输 出端(B)接第二 NMOS传输门(614)，第一 NMOS传输门(613)的栅与第二 NMOS传输门(614) 的栅接札，第一 NMOS传输门(613)对应单元输出BL，第二 NMOS传输门(614)对应单元输出 DBL，第一反相器(INVl)的输出端(A)接第二反相器(INV2)的输入端，第二反相器(INV2) 输出端⑶接第一反相器(INVl)的输入端。
2.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，所述第 一反相器(INVl)包括第一 PMOS 管(601)、第二 PMOS 管(602)、第二 NMOS 管(603)、第一 NMOS管(604)、第一传输门PMOS (60 和第二传输门NMOS (606)，其中第一 PMOS管(601)的源极接电源VDD，漏极接第二 PMOS管(602)的源极；第二 PMOS管 (602)的漏极接A ；第一 NMOS管(604)的源极接地，漏极接第二 NMOS管(603)的源极；第二 NMOS管(603)的漏极接A ；第二传输门NMOS (606)与第一传输门PMOS (60 的两端分别接 第一 PMOS (601)的漏极和第一 NMOS (604)的漏极；第一 PMOS 管(601)、第二 PMOS 管(602)、 第二 NMOS 管(603)、第一 NMOS 管(604)、第一传输门 PMOS (605)和第二传输门 NMOS (606) 的栅都接第一反相器的输入。
3.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，所述第 二反相器包括第三PMOS管(607)、第四PMOS管(608)、第三NMOS管(610)、第四NMOS管 (609)、第三传输门NMOS(612)和第四传输门PMOS(611)，其中第三PMOS管(607)的源极接电源VDD，漏极接第四PMOS管(608)的源极；第四PMOS管 (608)的漏极接A ；第三NMOS管(610)的源极接地，漏极接第四NMOS管(60 的源极；第四 NMOS管(609)的漏极接A ；第三传输门NMOS (612)与第四传输门PMOS (611)的两端分别接 第一 PM0S(607)的漏极和第一 NMOS(610)的漏极；第三PMOS管(607)、第四PMOS管(608)、 第三NMOS管(610)、第四NMOS管(609)、第三传输门NMOS(612)和第四传输门PMOS(611) 的栅都接第二反相器的输入。
4.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，所述第一PMOS管(601)、第二 PMOS管(602)、第三PMOS管(607)和第四PMOS管(608)的尺寸相 同。
5.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，所述第二NMOS管(603)、第一 NMOS管(604)、第三NMOS管(610)和第四NMOS管(609)的尺寸相 同。
6.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，所述 第二传输门NMOS (606)、第三传输门NMOS (612)、第一传输门PMOS (605)和第四传输门 PMOS (611)均使用工艺中的最小尺寸。
7.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于，该系统 使用PD SOI工艺时，进一步采用体引出处理，将体与源极连接。
全文摘要
本发明公开了一种抗单粒子效应的静态随机存储器单元，其能够有效提高SRAM单元抗单粒子翻转的能力，明显提高SRAM的翻转阈值。该SRAM单元为十四管存储单元，包括两个存取NMOS管，两个分别由六个MOS管组成的反相器。与组成最基本的六管单元中的反相器不同，本发明的反相器结构由两个NMOS晶体管作为驱动晶体管，两个PMOS晶体管作为负载晶体管，一个由一个PMOS晶体管和一个NMOS晶体管组成的传输门调整电平。这种结构实现了存储单元的抗单粒子翻转，且结构相对简单，容易在抗辐射SRAM芯片设计中实现。
文档编号G11C11/413GK102097123SQ201010599030
公开日2011年6月15日 申请日期2010年12月21日 优先权日2010年12月21日
发明者乔宁, 李振涛 申请人:中国科学院半导体研究所