包括再分布层的半导体器件的制作方法

本申请要求于2015年03月27日在韩国知识产权局提交的申请号为10-2015-0043257的韩国专利的优先权，其整体内容通过引用合并于此。

技术领域

各种实施例可以总体涉及一种半导体器件，且更特别地，涉及一种用于包括RDL(再分布层)的3DS(3维堆叠)存储器的技术。

背景技术：

为了增加半导体器件的集成度，已经开发了3DS半导体器件。3DS半导体器件包括堆叠在单个封装中的多个芯片。堆叠的芯片也被封装以增加3DS半导体器件的集成度。3DS半导体器件包括多个芯片。3DS半导体器件通过电信号识别各个芯片以使得特定的芯片能够被选择。

被配置用来构建常规半导体器件的多个芯片可以被倾斜地堆叠。各个芯片可以包括单独的用于接收芯片选择信号的芯片选择引脚。各个芯片可以通过芯片选择引脚接收两种电压(VDD，VSS)。因此，根据通过芯片选择引脚接收的电压(VDD，VSS)，芯片中的一个可以被选择。

例如，假定常规的半导体器件具有两个芯片选择引脚，选择最多4个芯片是可能的。然而，常规半导体器件必须具有如上所述的个体芯片选择引脚，因此要保证芯片区域以及限定数目的芯片必须被选中变得困难。此外，常规半导体器件必须具有将电压输入端子耦接到芯片选择引脚的引线，以至于线路变得复杂。再者，各芯片必须被倾斜地堆叠。当芯片必须被倾斜地堆叠时，封装变得复杂且如此封装的难度增加。

近来，已经开发了使用TSV(硅通孔)的3DS半导体器件。包括多个芯片的半导体器件可以通过TSV将多个芯片电互连。

基于TSV的半导体器件可以通过堆叠相同类型的芯片或者不同类型的芯片形成。一般地，一个半导体器件可以通过堆叠与至少一个主芯片具有相同结构的多个从芯片而被形成。主芯片可以具有相同类型的从芯片，或者可以是具有不同类型的从芯片的异构芯片。

主芯片和多个从芯片可以通过TSV被电互连。多个从芯片可以允许接收器通过TSV共同地接收从主芯片传送来的数据。通过收发器从各个从芯片传送来的信号也可以通过TSV被主芯片共同地接收。

例如，如果信号通过TSV而被传送，所有从芯片共同地接收允许所有从芯片操作的该信号。因此，如果信号通过TSV而被传送，所有从芯片共同地接收允许所有从芯片操作的该信号，那么用于选择实际操作的从芯片的方法是需要的。要被操作的从芯片被辨别。因此，尽管所有从芯片共同地接收来自主芯片的信号，在接收到信号时仅实际要被操作的从芯片可以操作。

然而，如果将基于RDL(再分布层)的存储器堆叠以用于IO(输入/输出)扩展，被用作再排布层的再分布层(RDL)可能与用于IO扩展的TSV线相冲突、重叠或者交叉。

技术实现要素：

根据一个实施例，可以提供一种半导体器件。半导体器件可以包括被配置用来允许通过第一再分布层来输入和输出第一信号的第一再分布层。半导体器件可以包括被配置用来允许通过第二再分布层输入和输出第二信号的第二再分布层。半导体器件可以包括被配置用来通过第一I/O单元输入和输出第一信号或者第二信号的第一输入/输出(I/O)单元。半导体器件可以包括被配置用来响应第一选择信号的逻辑电平以选择性地耦接第一再分布层、第二再分布层和第一I/O单元之间的连接的第一选择单元。半导体器件可以包括被配置用来产生第一选择信号的第一选择信号发生单元。

附图说明

图1到4说明用于再排布层的焊盘线层与TSV线层之间的连接关系的例示。

图5到8是根据一个实施例来说明半导体器件的例示的电路图。

图9到11是说明图5到8中说明的选择信号发生单元的例示的电路图。

图12说明使用根据上面关联图1-11讨论的各种实施例的半导体器件的系统的示例的方框图。

具体实施方式

下面将谈及各种实施例，某些实施例的例子在附图中被说明出。在所有可能的地方，所有图中相同或类似的部分用相同的附图标记来标记。在接下来对本发明的描述中，对此处包含的已知的相关配置或者功能的详细描述被省略以明确本发明的主旨。

本发明的各种实施例可以涉及提供半导体器件，该半导体器件基本上消除了由于相关技术的限制和劣势导致的一个或者多个问题。

本发明的实施例可以涉及用于在具有RDL的3DS存储器中通过控制信号来控制焊盘连接路径、以及阻止用于再排布层的焊盘线与TSV线相冲突、重叠或者交叉的技术。

图1到4说明用于再排布层的焊盘线层与TSV线层之间的连接关系的例示。图1到4说明了用于3DS的再分布层(RDL)和掩模相互分离，且分离的RDL和掩模被应用。

参见图1，通过收发器TX接收的信号(X1_S)可以被施加至焊盘(PAD)。从焊盘(PAD)产生的信号(X1_S)可以通过接收器(RX)被输出到例如动态随机存取存储器(DRAM)的内部。在这个例子中，信号(X1_S)可以表示单芯片封装的输入/输出(I/O)端口的数目。考虑到堆叠多个芯片的例子，用于通过TSV将芯片互连的虚拟焊盘(DPAD)可以被提供。例如，参见图2，考虑到堆叠多个芯片的例子，用于通过TSV将芯片互连的虚拟焊盘(DPAD)可以被提供。例如，图2说明了通过收发器TX接收的信号(X1_S)可以被施加至焊盘(PAD)。从焊盘(PAD)产生的信号(X1_S)可以通过接收器(RX)被输出到例如DRAM的内部。在这个例子中，信号(X1_S)可以表示单芯片封装的输入/输出(I/O)端口的数目。

可以开发集成电路(IC)的封装技术以满足微型化和安装可靠性的需求。例如，微型化可以加速接近芯片尺寸的封装的相关技术的发展。安装可靠性的需求在强调能够提高安装任务的效率和安装任务之后的机械/电学可靠性的封装技术的重要性。

除了满足对电子产品的微型化需求之外，用于提供大容量的半导体模块的各种技术还可以被开发以满足对电子产品的高性能需求。高度集成存储芯片的方法可以被用来提供大容量半导体模块。如此高度集成技术可以通过在半导体芯片的有限空间插入更多的单元来实现。

然而，用于高度集成存储芯片的技术需要精确的特征尺寸(CD)，还需要先进的技术以及很长的开发时间。因此，堆叠技术可以被提议作为提供大容量半导体模块的另一种方法。

堆叠技术可以被分类为将2个堆叠的芯片嵌入一个封装的方法以及堆叠2个产品封装的方法。然而，根据电子产品的微型化趋势，堆叠2个产品封装的方法可能具有半导体封装在高度上的限制，

因此，堆叠封装和多芯片封装计数可以被用来将2～3个半导体芯片插入一个封装内。

在这个例子中，多芯片封装技术可以被分类为用于通过枚举半导体芯片到半导体衬底上来封装数个半导体芯片的一种封装方法、以及用于堆叠2个或者更多的半导体芯片并封装堆叠的半导体芯片的另一种封装方法。例如，堆叠2个或者更多的半导体芯片的方法可以实现基于TSV(硅通孔)的结构。

基于TSV的封装可以在半导体芯片中形成穿透半导体芯片的孔洞，可以通过用导电材料填充这个孔洞来形成TSV，且可以通过以TSV为媒介来互连上部的半导体芯片和下部的半导体芯片而被实现。堆叠封装技术的电连接可以通过TSV取得，以使得电气劣化可以被阻止、半导体芯片的操作速度可以大幅增加、且半导体芯片的微型化可以被实现。

图3说明使用TSV来将下芯片CHIP1耦接到上芯片CHIP2的结构。下芯片CHIP1可以包括焊盘(PAD1，PAD2)且可以传送信号到输入/输出(I/O)单元10以及接收来自输入/输出(I/O)单元10的信号。上芯片CHIP2可以包括焊盘(PAD3，PAD4)且可以传送信号到I/O单元20以及接收来自I/O单元20的信号。在这个例子中，如果下芯片CHIP1和上芯片CHIP2是堆叠的，下芯片CHIP1的焊盘PAD2可以通过TSV被耦接到上芯片的焊盘PAD3。

例如，对于未施加再分布层RDL1的存储器的IO扩展，线可以以图1、2和3的次序被实现以使得芯片能够被堆叠。如果芯片以图1到3的次序堆叠，个体芯片需要通过TSV来互连以使得使用相同的掩模成为可能。

参见图3的实施例，当系统传送信号且存储器(例如DRAM)接收信号时，输入信号(X1_S)可以通过焊盘PAD3而被传送给接收器RX。例如，当存储器传送信号且系统接收信号时，通过收发器TX产生的信号通过焊盘PAD3而作为信号(X1_S)被输出给系统。

尽管一个实施例已经从存储器的角度来描述了用于接收信号的接收器RX和用于传送信号的收发器TX，应当明白，从系统的角度，接收器RX和收发器TX可以具有相反的方向。

参见图4，信号(X1_S)可以通过被用作再排布层的再分布层RDL1而被施加。通过收发器TX接收的信号(X1_S)可以被施加至再分布层RDL1。从再分布层RDL1产生的信号(X1_S)可以通过接收器RX而被输出到例如DRAM的内部。

假定上部的半导体芯片仅仅根据多芯片封装技术耦接到下部的半导体芯片，多芯片封装技术使用高密度结构来实现正确的存储操作是可能的。由于这个问题，当个体半导体芯片被堆叠时，根据分配给各半导体芯片的不同信号，上部的半导体芯片和下部的半导体芯片能够相互区分。

出于这个目的，各个再分布层RDL1可以被形成在各个半导体芯片之上，再分布层RDL1不仅可以被耦接到形成在各个半导体芯片之上的TSV，还可以被耦接到适用于TSV的电极端子，针对各个半导体芯片产生差异。

然而，施加了再分布层RDL1的存储器可能需要用来连接再分布层RDL1的焊盘线层。因此，用于再分布层RDL1的焊盘线层可能与用于IO扩展的TSV线层相冲突、重叠或者交叉。在以图4→图2→图3的次序来堆叠施加了再分布层RDL1的存储器以实现堆叠的芯片的例子中，可能需要从一个掩模改变到另一个掩模。

考虑到半导体芯片的堆叠，包括再分布层RDL1的3DS半导体芯片必须以不同的方法执行再分布层RDL1和TSV的图案化工艺。相应地，用于图案化的掩模必须单独地形成，导致高成本的出现。再者，图案化工艺必须通过根据半导体芯片的堆叠位置来改变掩模的位置来执行，使得生产率受损害而生产成本增加。

图5到图8是说明根据一个实施例的半导体器件的图示的电路图。图5到8的实施例说明了再分布层和3DS掩模可以被平等地施加的半导体器件。

图5是说明考虑了再分布层和3DS封装的裸片的例示的概念图。图5中说明的半导体器件包括再分布层(RDL2，RDL3)、选择单元100、输入/输出(I/O)单元200和选择信号发生单元300。

在一个例子中，再分布层RDL3可以被用作用于3DS连接的虚拟线，且可以通过再分布层RDL2接收信号(X1_S)。选择单元100可以响应选择信号(Ldown_Hup或者Hdown_Lup)来选择再分布层RDL2或者RDL3，且可以将选中的再分布层RDL(即，RDL2和/或RDL3)连接到I/O单元200。例如，图5的一个实施例可以允许选择单元100来控制I/O单元200到输入/输出(I/O)节点之间的连接。

例如，如果再分布层RDL2被选择单元100选中，则再分布层RDL2的信号(X1_S)通过I/O单元200被输入和输出。例如，如果充当虚拟线的再分布层RDL3被选择单元100选中，再分布层RDL3的信号通过I/O单元200被输入和输出。

I/O单元200可以包括接收器RX和收发器TX。通过收发器TX接收的信号可以被施加至再分布层RDL2或者RDL3。从RDL2或者RDL3产生的信号可以通过接收器RX而被输出到例如DRAM的内部。实施例已经公开了例如接收器RX和收发器TX位于DRAM中。

选择信号发生单元300可以产生选择信号(Ldown_Hup或者Hdown_Lup)并将产生的选择信号输出到选择单元100。例如，如果低电平的选择信号Ldown_Hup被施加，充当下线的再分布层RDL2的连接端子被选中。例如，如果高电平的选择信号Ldown_Hup 被施加，充当上线的再分布层RDL3的连接端子被选中。

实施例的范围和精神不局限于此。如果选择信号发生单元300产生选择信号(Hdown_Lup)，根据选择信号(Hdown_Lup)的逻辑电平，相反的路径可以被选中。

图6的实施例说明了一种3DS结构，其包括通过堆叠下芯片CHIP1和上芯片CHIP2而经由TSV来相互耦接的下芯片CHIP1和上芯片CHIP2。

图6的实施例可以包括再分布层(RDL2～RDL5)、选择单元(100_1，100_2)、输入单元(200_1，200_2)和选择信号发生单元(300_1，300_2)。

在一个例子中，下芯片CHIP1可以包括再分布层(RDL2，RDL3)、选择单元(100_1)、I/O单元(200_1)和选择信号发生单元(300_1)。上芯片CHIP2可以包括再分布层(RDL4，RDL5)、选择单元(100_2)、I/O单元(200_2)和选择信号发生单元(300_2)。

如果下芯片CHIP1的再分布层RDL2通过TSV被耦接到上芯片CHIP2的再分布层RDL4，则TSV线可能与再分布层(RDL2，RDL4)冲突、重叠或者交叉。因此，根据一个实施例，RDL2不耦接到RDL4，下芯片CHIP1的RDL3通过TSV被耦接到上芯片的RDL5。

信号(X1_S)可以通过RDL2而被施加，且信号(X2_S)可以通过RDL3而被施加。充当虚拟焊盘的再分布层RDL3可以被用作用于扩展的I/O焊盘。在一个例子中，信号(X2_S)可以表示当IO通过3DS扩展时增加的I/O端口的数目。也就是说，IO扩展可以表示带宽和密度的扩展。

选择单元(100_1)可以响应选择信号(Ldown_Hup或者Hdown_Lup)来选择再分布层RDL2或者RDL3，并将被选中的RDL连接到I/O单元(200_1)。例如，如果再分布层RDL2被选择单元(100_1)选中，再分布层RDL2的信号(X1_S)通过I/O单元(200_1)而被输入和输出。例如，如果再分布层RDL3被选择单元(100_1)选中，再分布层RDL3的信号通过I/O单元(200_1)而被输入和输出。也就是，图6的实施例说明了选择单元(100_1,100_2)控制I/O单元(200_1,200_2)和I/O节点之间的连接。

I/O单元(200_1)可以包括接收器RX和收发器TX。通过收发器TX接收的信号可以被施加至再分布层RDL2或者RDL3。或者，从再分布层RDL2或者RDL3产生的信号可以通过接收器RX而被输出到例如DRAM的内部。

选择信号发生器(300_1)可以产生选择信号(Ldown_Hup或者Hdown_Lup)，并将被产生的选择信号输出给选择单元(100_1)。例如，如果低电平的选择信号(Ldown_Hup)被施加，充当下线的再分布层RDL2的连接端子被选中。例如，如果高电平的选择信号 (Ldown_Hup)被施加，充当上线的再分布层RDL3的连接端子被选中。

实施例的范围和精神不局限于此。如果选择信号发生器(300_1)产生选择信号(Hdown_Lup)，根据选择信号(Hdown_Lup)的逻辑电平，相反的路径可以被选中。

选择单元(100_2)可以响应选择信号(Ldown_Hup或者Hdown_Lup)来选择再分布层RDL4或者RDL5，并将被选中的RDL耦接到I/O单元(200_2)。例如，如果再分布层RDL4被选择单元(100_2)选中，再分布层RDL4的信号通过I/O单元(200_2)而被输入和输出。例如，如果充当虚拟线的再分布层RDL5被选择单元(100_2)选中，再分布层RDL5的信号通过I/O单元(200_2)而被输入和输出。

I/O单元(200_2)可以包括接收器RX和收发器TX。通过收发器TX接收的信号被施加至再分布层RDL4或者RDL5。或者，从再分布层RDL4或者RDL5产生的信号可以通过接收器RX而被输出到DRAM的内部。

选择信号发生器(300_2)可以产生选择信号(Ldown_Hup或者Hdown_Lup)，并将被产生的选择信号输出给选择单元(100_2)。例如，如果低电平的选择信号(Ldown_Hup)被施加，充当下线的再分布层RDL4的连接端子被选中。例如，如果高电平的选择信号(Ldown_Hup)被施加，充当上线的再分布层RDL5的连接端子被选中。

实施例的范围和精神不局限于此。如果选择信号发生单元(300_2)产生选择信号(Hdown_Lup)，根据选择信号(Hdown_Lup)的逻辑电平，相反的路径可以被选中。

图6的实施例选择充当下线的再分布层RDL2，并输入信号给I/O单元(300_1)及从I/O单元(300_1)输出信号。在这个例子中，选择单元(100_2)选择充当上线的再分布层RDL5，并输入信号给I/O单元(300_2)及从I/O单元(300_2)输出信号。例如，上芯片CHIP2的再分布层RDL5可以通过TSV而被耦接到下芯片CHIP1的再分布层RDL3。

如上所述，实施例堆叠下芯片CHIP1和上芯片CHIP2，并通过选择单元选择线路径，以使得位于相同的焊盘位置的上焊盘和下焊盘相互不冲突、重叠或者交叉，而导致芯片容量(密度)的增加。

图7的实施例可以包括再分布层(RDL2，RDL3)、I/O单元400、选择单元410和选择信号发生单元500。

在一个例子中，再分布层RDL3可以被用作虚拟线，且信号(X1_S)可以通过再分布层RDL2而被施加。I/O单元400可以包括接收器(RX1，RX2)和收发器(TX1和TX2)。

选择单元410可以响应选择信号(Ldown_Hup或者Hdown_Lup)来选择性地控制再分布层(RDL2，RDL3)、接收器(RX1，RX2)和收发器(TX1，TX2)之间的连接。例如，图7的实施例允许选择单元410选择性地控制下收发器和下接收器对(RX1，TX1)或者上收发器和上接收器对(RX2，TX2)。

例如，如果再分布层RDL2被选择单元410选中，再分布层RDL2的信号(X1_S)通过下接收器RX1和收发器TX1而被输入和输出。例如，如果再分布层RDL3被选择单元410选中，再分布层RDL3的信号通过上接收器RX2和上收发器TX2而被输入和输出。再分布层RDL3的信号通过上接收器RX2和上收发器TX2而被输入和输出。因此，I/O单元400通过收发器TX1或者TX2来接收信号，并通过接收器RX1或者RX2将信号输出到DRAM的内部。

选择信号发生单元500可以产生选择信号(Ldown_Hup或者Hdown_Lup)，并将被产生的选择信号输出给选择单元410。例如，如果低电平的选择信号(Ldown_Hup)被施加，充当下线的再分布层RDL2被耦接到收发器TX1和接收器RX1。例如，如果高电平的选择信号(Ldown_Hup)被施加，充当上线的再分布层RDL3被耦接到收发器TX2和接收器RX2。

实施例的范围和精神不局限于此。如果选择信号发生单元500产生选择信号(Hdown_Lup)，根据选择信号(Hdown_Lup)的逻辑电平，相反的路径可以被选择。

图8的实施例说明了以堆叠下芯片CHIP1和上芯片CHIP2来通过TSV而耦接至下芯片CHIP1的上芯片CHIP2。

图8的实施例可以包括再分布层(RDL2～RDL5)、输入单元(400_1,400_2)、选择单元(410_1,410_2)和选择信号发生单元(500_1,500_2)。

如果下芯片CHIP1的再分布层RDL2通过TSV而被耦接到上芯片CHIP2的再分布层RDL4，则TSV线可能与再分布层(RDL2，RDL4)相冲突、重叠或者交叉。因此，一个实施例可以说明再分布层RDL2不被耦接到再分布层RDL4，而再分布层RDL3通过TSV而被耦接到再分布层RDL5。

信号(X2_S)可以通过再分布层RDL3而被接收，且信号(X1_S)可以通过再分布层RDL2而被接收。输入单元(400_1)可以包括接收器(RX1,RX2)和收发器(TX1,TX2)

选择单元(410_1)可以响应选择信号(Ldown_Hup或者Hdown_Lup)而选择性地控制再分布层(RDL2,RDL3)、接收器(RX1,RX2)和收发器(TX1,TX2)之间的连接。例如，图8的实施例允许选择单元(410_1)选择性地控制I/O单元(400_1)的下收发器和下接收器对(TX1，RX1)或者上收发器和上接收器对(TX2，RX2)。

例如，如果再分布层RDL2被选择单元(410_1)选中，再分布层RDL2的信号(X1_S)通过下接收器RX1和下收发器TX1而被输入和输出。例如，如果再分布层RDL3被选择单元(410_1)选中，再分布层RDL3的信号通过上接收器RX2和上收发器TX2而被输入和输出。因此，I/O单元(400_1)可以通过收发器TX1或者TX2接收信号，且可以通过接收器RX1和RX2来将信号输出到例如DRAM的内部。

选择信号发生单元(500_1)可以产生选择信号(Ldown_Hup或者Hdown_Lup)并将被产生的选择信号输出给选择单元(410_1)。例如，如果低电平的选择信号(Ldown_Hup)被施加，充当下线的再分布层RDL2被耦接到收发器TX1和接收器RX1。例如，如果高电平的选择信号(Ldown_Hup)被施加，充当上线的再分布层RDL3被耦接到收发器TX2和接收器RX2。

I/O单元(400_2)可以包括选择单元(410_2)、接收器(RX3,RX4)和收发器(TX3,TX4)。

选择单元(410_2)可以响应选择信号(Ldown_Hup或者Hdown_Lup)来选择性地控制再分布层(RDL4,RDL5)、接收器(RX3,RX4)和收发器(TX3,TX4)之间的连接。例如，图8的实施例允许选择单元(410_2)选择性地控制I/O单元(400_2)的下收发器和下接收器对(TX3,RX3)或者上收发器和上接收器对(TX4,RX4)。

例如，如果再分布层RDL4被选择单元(410_2)选中，再分布层RDL4的信号通过下接收器RX3和下收发器TX3而被输入和输出。例如，如果再分布层RDL5被选择单元(410_2)选中，再分布层RDL5的信号通过上接收器RX4和上收发器TX4而被输入和输出。因此，I/O单元(400_2)可以通过收发器TX3或者TX4来接收信号，并通过接收器RX3或者RX4将信号输出到DRAM的内部。

选择信号发生单元(500_2)可以产生选择信号(Ldown_Hup或者Hdown_Lup)，并将被产生的选择信号输出给选择单元(410_2)。例如，如果低电平的选择信号(Ldown_Hup)被施加，充当下线的再分布层RDL4被耦接到收发器TX3和接收器RX3。例如，如果高电平的选择信号(Ldown_Hup)被施加，充当上线的再分布层RDL5被耦接到收发器TX4和接收器RX4。

实施例的范围和精神不局限于此。如果选择信号发生单元(500_1,500_2)产生选择信号(Hdown_Lup)，根据选择信号(Hdown_Lup)的逻辑电平，相反的路径可以被选择。

图8的实施例可以允许选择单元(410_1)选择充当下线的再分布层RDL2以使得信号通过接收器RX1和收发器TX1而被输入和输出。在一个例子中，选择单元(410_2)选 择充当上线的再分布层RDL5以使得信号通过接收器RX4和收发器TX4而被输入和输出。在一个例子中，上芯片CHIP2的再分布层RDL5通过TSV而被耦接到下芯片CHIP1的再分布层RDL3。

图9到11是说明图5到8中说明的选择信号发生单元(300,300_1,300_2,500,500_1,500_2)的例示的电路图。

图9的实施例可以被应用到单芯片结构，例如，图5的选择信号发生单元300或者图7的选择信号发生单元500。图9的实施例可以被应用到图5的选择信号发生单元300，且其描述将在下文中描述。

选择信号发生单元300可以包括电源线PL1、焊盘PAD5和选择信号驱动单元600。在一个例子中，电源线PL1可以提供电压，通过该电压一信号具有高电平(即，即，H)(例如，电源电压(VDDx)电平)。焊盘PAD5可以维持浮置状态(即，未知)。

选择信号驱动单元600可以响应焊盘PAD5的输出信号和上电信号PWR来控制选择信号(Ldown_Hup)的逻辑电平。选择信号驱动单元600可以包括PMOS晶体管P1(即，充当上拉驱动元件)、NMOS晶体管N1(即，充当下拉驱动元件)和反相器(IV1,IV2)。

例如，如果上电信号PWR处于低电平(即，L)，PMOS晶体管P1被导通使得节点ND1被高电平预充电。在这个例子中，如果节点ND1处于高电平，NMOS晶体管N1被导通使得反相器IV1的输入信号处于低电平。因此，选择信号(Ldown_Hup)通过反相器(IV1,IV2)而变成处于低电平。也就是说，当存储器被初始化时，初始值通过内部上电信号PWR而被储存。

在这个例子中，选择单元100可以选择下部的再分布层RDL2和I/O单元200。例如，如果上电信号PWR处于高电平(即，H)，PMOS晶体管P1被关断。

图10的实施例可以被应用到堆叠芯片结构，例如图6的选择信号发生单元(300_1,300_2)或者图8的选择信号发生单元(500_1,500_2)。图10的实施例可以被应用到，例如图6的选择信号发生单元(300_1,300_2)，且对其的描述将在下文中被描述。

选择信号发生单元(300_1,300_2)可以是通过堆叠下芯片CHIP1和上芯片CHIP2形成的堆叠芯片结构。选择信号发生单元(300_1,300_2)可以包括电源线(PL1,PL2)、焊盘(PAD5,PAD6)和选择信号驱动单元(600_1,600_2)。在一个例子中，电源线PL1可以提供电压，通过该电压，信号具有高电平(即，H)(例如，电源电压(VDDx)电平)。焊盘PAD5可以维持浮置状态(即，未知)。

选择信号驱动单元(600_1)可以响应焊盘PAD5的输出信号和上电信号PWR来控制选择信号(Ldown_Hup)的逻辑电平。选择信号驱动单元(600_1)可以包括充当上拉驱动元件的PMOS晶体管P1、充当下拉驱动元件的NMOS晶体管N1以及反相器(IV1,IV2)。

例如，如果上电信号PWR处于低电平(即，L)，PMOS晶体管P1被导通以使得节点ND1被高电平预充电。在一个例子中，如果节点ND1处于高电平，则NMOS晶体管N1被导通以使得反相器IV1的输入信号处于低电平。结果，选择信号(Ldown_Hup)通过反相器(IV1,IV2)而变成处于低电平。在一个例子中，选择单元(100_1)可以选择下部的再分布层RDL2和I/O单元(200_1)。

例如，如果上电信号PWR处于高电平(即，H)，PMOS晶体管被关断。在一个例子中，焊盘PAD5处于浮置状态以使得选择信号(Ldown_Hup)保持处于低电平。

电源线PL2被形成在上芯片CHIP2中且通过TSV而被耦接到位于下芯片CHIP1中的电源线PL1。电源线PL2被耦接到电源线PL1以使得电源线PL2能够提供具有高电平(即，H)的电压(例如，电源电压(VDDx)电平)。焊盘PAD6被形成在上芯片CHIP2中，且通过TSV而被耦接到位于下芯片CHIP中的电源线PL1。

选择信号驱动单元(600_2)可以响应焊盘PAD6的输出信号和上电信号PWR来控制选择信号(Ldown_Hup)的逻辑电平。选择信号驱动单元(600_2)可以包括充当上拉驱动元件的PMOS晶体管P2、充当下拉驱动元件的NMOS晶体管N2以及反相器(IV3,IV4)。

例如，如果上电信号PWR处于低电平(即，L)，PMOS晶体管P2被导通以使得节点ND2被高电平预充电。在一个例子中，如果节点ND2处于高电平，NMOS晶体管N2被导通以使得反相器IV3的输入信号处于低电平。结果，选择信号(Ldown_Hup)通过反相器(IV3,IV4)而变成处于低电平。

此后，如果上电信号PWR转变到高电平(即，H)，PMOS晶体管P2被关断。从电源线PL1接收的高电平信号通过TSV和焊盘PAD6而被施加至选择信号驱动单元(600_2)。

结果，反相器IV3的输入信号处于高电平以使得选择信号(Ldown_Hup)转变到高电平。在一个例子中，节点ND2处于低电平以使得NMOS晶体管N2被关断。例如，选择单元(100_2)可以选择上部的再分布层RDL5和I/O单元(200_2)。

图11的实施例可以说明一个例子，该例子中具有与图10的实施例相反的逻辑电平的选择信号(Hdown_Lup)被输出。

选择信号发生单元(300_1,300_2)可以是通过堆叠下芯片CHIP1和上芯片CHIP2 形成的堆叠芯片结构。选择信号发生单元(300_1,300_2)可以包括电源线(PL1,PL2)、焊盘(PAD5,PAD6)以及选择信号驱动单元(600_3,600_4)。

在一个例子中，电源线PL1可以提供电压(例如地电压(VSSx)电平)，通过该电压信号具有低电平(即，L)(例如，接地电压(VSSx)电平)。焊盘PAD5可以维持浮置状态。

选择信号驱动单元(600_3)可以响应焊盘PAD5的输出信号和上电信号(PWR_B)来控制选择信号(Hdown_Lup)的逻辑电平。在一个例子中，上电信号(PWR_B)是上电信号PWR的反相信号。选择信号驱动单元(600_3)可以包括充当上拉驱动元件的PMOS晶体管P3、充当下拉驱动元件的NMOS晶体管N3以及反相器(IV5,IV6)。

例如，如果上电信号(PWR_B)处于高电平(即，H)，NMOS晶体管N3被导通以使得节点ND1被低电平预充电。在一个例子中，如果节点ND1处于低电平，PMOS晶体管P3被导通以使得反相器IV5的输入信号处于高电平。结果，选择信号(Hdown_Lup)通过反相器(IV5,IV6)而处于高电平。在一个例子中，选择单元(100_1)可以选择下部的再分布层RDL2和I/O单元(200_1)(即，见图6)。

如果上电信号PWR处于低电平(即，L)，NMOS晶体管N3被关断。在一个例子中，由于焊盘PAD5处于浮置状态，选择信号(Hdown_Lup)保持在高电平。

电源线PL2被形成在上芯片CHIP2中，且通过TSV而被耦接到位于下芯片CHIP1中的电源线PL1。因此，电源线PL2被耦接到电源线PL1以使得电源线PL2能够提供具有低电平(例如接地电压(VSSx)电平)的电压。焊盘PAD6被形成在上芯片CHIP2中，且通过TSV而被耦接到位于下芯片CHIP1中的电源线PL1。

选择电源驱动单元(600_4)可以响应焊盘PAD6的输出信号和上电信号(PWR_B)来控制选择信号(Hdown_Lup)的逻辑电平。选择信号驱动单元(600_4)可以包括充当上拉驱动元件的PMOS晶体管P4、充当下拉驱动元件的NMOS晶体管N4以及反相器(IV7,IV8)。

例如，如果上电信号(PWR_B)处于高电平，NMOS晶体管N4被导通以使得节点ND2被低电平预充电。在一个例子中，如果节点ND2处于低电平，PMOS晶体管P4被导通以使得反相器IV7的输入信号处于高电平。结果，选择信号(Hdown_Lup)通过反相器(IV7,IV8)而变成处于高电平。

此后，如果上电信号(PWR_B)转变到低电平，NMOS晶体管P4被关断。从电源线PL1接收的低电平信号通过TSV和焊盘PAD6而被施加至选择信号驱动单元(600_4)。

结果，反相器IV7的输入信号处于低电平以使得选择信号(Hdown_Lup)转变到低电平。在一个例子中，节点ND2处于高电平以使得PMOS晶体管P4被关断。这里，选择单元(100_2)可以选择上部的再分布层RDL5和I/O单元(200_2)。

从上述的描述中可以明显地看出，根据各种实施例的半导体器件可以具有以下效果。

根据各种实施例的半导体器件可以通过控制信号来控制焊盘连接路径，且可以阻止用于再排布层的焊盘线层与TSV线层相冲突、与TSV线层相重叠，或者在某些实施例中与TSV线层相交叉。

根据实施例的半导体器件可以通过逻辑控制来控制焊盘连接路径，且可以在具有RDL的3DS存储器中使用相同的掩模。

上面讨论的半导体器件(见图1-11)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图12，使用根据各种实施例的半导体器件的系统的方框图被说明，且一般地用附图标记1000标出。系统1000可以包括1个或者多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以独立地使用或者与其他CPU联合使用。虽然CPU 1100主要用单数来提及，所属领域的技术人员应当明白具有任意数目的物理或逻辑CPU的系统可以被实现。

芯片组1150可以被可操作地耦接到CPU 1100。芯片组1150是CPU 1100和系统1000的其他部件之间的信号的通信路径，系统1000的其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统的配置，多个不同信号中的任意一个可以通过芯片组1150而被传送，且所属领域的技术人员将理解，通过系统1000的信号的路径可以轻松地调整，而不改变系统的基本性质。

如上所述，存储器控制器1200可以被可操作地耦接到芯片组1150。存储器控制器1200可以包括上面参照图1-11讨论的半导体器件中的至少一种。因此，存储器控制器1200可以经由芯片组1150接收由CPU 1100提供的请求。在备用实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以被可操作地耦接到一个或者多个存储器件1350。在一个实施例中，存储器件1350可以包括上面关联图1-11讨论的半导体器件中的至少一种，存储器件1350可以包括用来限定多个存储器单元的多个字线和多个位线。存储器件1350可以是多个工业标准存储器类型中的任意一种，包括并不限制为：单列直插式存储模块(“SIMM”)和双列直插存储模块(“DIMM”)。再者，存储器件1350可以通过既储存指令又储存数据来促进外部数据储存设备的安全移除。

芯片组1150还可以被耦接到I/O总线1250。I/O总线1250可以充当从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或者键盘1430。I/O总线1250可以使用多种通信协议中的任意一种来与I/O设备1410、1420和1430通信。再者，I/O总线1250可以被集成到芯片组1150中。

盘驱动控制器1300还可以被可操作地耦接到芯片组1150。盘驱动控制器1300可以充当芯片组1150和一个或者多个内部盘驱动1450之间的通信路径。内部盘驱动1450可以通过既储存指令又储存数据来促进外部数据储存设备的安全移除。盘驱动控制器1300和内部盘驱动1450可以使用几乎任意类型的通信协议(包括所有上面对于I/O总线1250提到的)来相互通信或者与芯片组1150通信。

重要的是注意，上面关联图12描述的系统1000仅仅是使用上面关联图1-11描述的半导体器件的系统的一个例子。在备用实施例中，比如蜂窝电话或者数字相机，部件可以与图12中说明的实施例不同。

本领域的技术人员将理解，在不背离本发明的精神和基本特性的情况下，除了这里所陈述的，实施例还可以以其他特定的方法实施。因此，上面的实施例的各方面都被理解为解释性的而非限制性的。在所附权利要求书中意指和等同范围内出现的各种改变都确定为被包括于其中。此外，对于本领域的技术人员明显的是，在所附权利要求书中相互未明确地引用的权利要求可以组合出现作为实施例、或者通过本申请提交之后的后续修改作为新的权利要求而被包括。

尽管若干符合本发明的多个说明性的实施例已经被描述，应当明白本领域的技术人员可以设计许多其他的修正和实施例，它们将落入本发明的原则的精神和范围之内。尤其地，在本公开、附图和所附权利要求的范围内的组成部分和/或设置上的大量的改变和修正是可能的。除了组成部分和/或设置上的改变和修正外，可替代用途也将对于本领域的技术人员是明显的。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

第一再分布层，被配置用来允许第一信号通过所述第一再分布层输入和输出；

第二再分布层，被配置用来允许第二信号通过所述第二再分布层输入和输出；

第一输入/输出I/O单元，被配置用来使所述第一信号或者所述第二信号通过所述第一I/O单元来输入和输出；

第一选择单元，被配置用来响应第一选择信号的逻辑电平以选择性地耦接所述第一再分布层、所述第二再分布层和所述第一I/O单元之间的连接；以及

第一选择信号发生单元，被配置用来产生所述第一选择信号。

技术方案2.根据技术方案1所述的半导体器件，其中，当所述第一选择信号处于第一逻辑电平时，所述第一选择单元选择第一再分布层，而当第二选择信号处于与所述第一逻辑电平不同的第二逻辑电平时，所述第一选择单元选择第二再分布层。

技术方案3.根据技术方案1所述的半导体器件，其中，所述第一I/O单元包括：

第一接收器，被配置用来输出从所述第一选择单元接收的信号；

第一收发器，被配置用来将外部输入信号输出给所述第一选择单元。

技术方案4.根据技术方案1所述的半导体器件，其中，所述第一I/O单元包括：

第二收发器和第二接收器，被配置用来输入/输出从所述第一选择单元接收的所述第一再分布层的所述第一信号；以及

第三收发器和第三接收器，被配置用来输入/输出从所述第一选择单元接收的所述第二再分布层的所述第二信号。

技术方案5.根据技术方案1所述的半导体器件，其中，所述第一选择信号发生单元包括：

第一电源线，被配置用来提供电源电压；

第一焊盘，被配置用来提供浮置状态；以及

第一选择信号驱动单元，被配置用来响应所述第一焊盘的信号和上电信号以驱动所述第一选择信号。

技术方案6.根据技术方案5所述的半导体器件，其中，所述第一选择信号驱动单元包括：

第一上拉驱动元件，被耦接在电源电压端子与第一节点之间，且被配置用于被所述上电信号控制；

第一下拉驱动元件，被耦接在所述第一焊盘的输出端子与接地电压端子之间，且包括被耦接到所述第一节点的栅极端子；

第一反相器，被耦接在所述第一焊盘的输出端子与所述第一节点之间；以及

第二反相器，被配置用来通过使所述第一节点的输出信号反相来输出所述第一选择信号。

技术方案7.根据技术方案5所述的半导体器件，其中，当所述上电信号处于低电平时，所述第一选择信号驱动单元输出低电平的所述第一选择信号，且当所述上电信号转变到高电平时，所述第一选择信号驱动单元维持低电平的所述第一选择信号。

技术方案8.根据技术方案1所述的半导体器件，其中，所述第一选择信号发生单元包括：

第二电源线，被配置用来提供接地电压；

第二焊盘，被配置用来提供浮置状态；以及

第二选择信号驱动单元，被配置用来响应所述第二焊盘的信号和上电信号的反相信号以驱动所述第一选择信号。

技术方案9.根据技术方案8所述的半导体器件，其中，所述第二选择信号驱动单元包括：

第二上拉驱动元件，被耦接在电源电压端子与所述第二焊盘的输出端子之间，且被配置用于被第二节点的输出信号控制；

第二下拉驱动元件，被耦接在所述第二节点的输出端子与接地电压端子之间，且被配置用来通过栅极端子来接收所述上电信号的反相信号；

第三反相器，被耦接在所述第二焊盘的输出端子与所述第二节点之间；以及

第四反相器，被配置用来通过将所述第二节点的输出信号反相以输出所述第一选择信号。

技术方案10.根据技术方案8所述的半导体器件，其中，当所述上电信号的反相信号处于高电平时，所述第二选择信号驱动单元输出高电平的所述第一选择信号，当所述上电信号的反相信号转变到低电平时，所述第二选择信号驱动单元将所述第一选择信号维持在高电平。

技术方案11.根据技术方案1所述的半导体器件，还包括：

第三再分布层，被配置用来允许第三信号通过所述第三再分布层输入和输出；

第四再分布层，被配置用来允许第四信号通过所述第四再分布层输入和输出，且通过硅通孔TSV而被耦接到所述第二再分布层；

第二输入/输出I/O单元，被配置用来使所述第三信号或者所述第四信号通过所述第二I/O单元以输入和输出；

第二选择单元，被配置用来响应第二选择信号的逻辑电平以选择性地耦接所述第三 再分布层、所述第四再分布层以及所述第二I/O单元的输入/输出I/O节点；以及

第二选择信号发生单元，被配置用来产生所述第二选择信号。

技术方案12.根据技术方案11所述的半导体器件，其中，当所述第二选择信号处于第一电平时，所述第二选择单元选择第三再分布层，而当所述第二选择信号处于与所述第一逻辑电平不同的第二电平时，所述第二选择单元选择第四再分布层。

技术方案13.根据技术方案11所述的半导体器件，其中，所述第二I/O单元包括：

第四接收器，被配置用来输出从所述第二选择单元接收的信号；以及

第四收发器，被配置用来将外部输入信号输出给所述第二选择单元。

技术方案14.根据技术方案11所述的半导体器件，其中，所述第二I/O单元包括：

第五收发器和第五接收器，被配置用来输入/输出从所述第二选择单元接收的所述第三再分布层的所述第三信号；以及

第六收发器和第六接收器，被配置用来输入/输出从所述第二选择单元接收的所述第四再分布层的所述第四信号。

技术方案15.根据技术方案11所述的半导体器件，其中，所述第二选择信号发生单元包括：

第三电源线，通过硅通孔TSV而被耦接到所述第一选择信号发生单元的第一电源线；

第三焊盘，通过所述TSV而被耦接到所述第一电源线；以及

第三选择信号驱动单元，被配置用来响应所述第三焊盘的信号和上电信号以驱动所述第二选择信号。

技术方案16.根据技术方案15所述的半导体器件，其中，所述第三选择信号驱动单元包括：

第三上拉驱动元件，被耦接在电源电压端子与第三节点之间，且被配置用来被所述上电信号控制；

第三下拉驱动元件，被耦接在所述第三焊盘的输出端子与接地电压端子之间，且包括耦接到所述第三节点的栅极端子；

第五反相器，被耦接在所述第三焊盘的输出端子与所述第三节点之间；以及

第六反相器，被配置用来通过将所述第三节点的输出信号反相以输出所述第二选择信号。

技术方案17.根据技术方案15所述的半导体器件，其中，当所述上电信号处于低电平时，所述第三选择信号驱动单元输出低电平的所述第二选择信号，而当所述上电信号转变到高电平时，所述第三选择信号驱动单元响应从所述第三焊盘接收的信号来使所述第二选择信号转变到高电平。

技术方案18.根据技术方案15所述的半导体器件，其中，所述第三选择信号驱动单元包括：

第四上拉驱动元件，被耦接在电源电压端子与所述第三焊盘的输出端子之间，并被配置用来被第四节点的输出信号控制；

第四下拉驱动元件，被耦接在所述第四节点与接地电压端子之间，并被配置用来通过栅极端子接收所述上电信号的反相信号；

第七反相器，被耦接在所述第三焊盘的输出端子与所述第四节点之间；以及

第八反相器，被配置用来通过将所述第四节点的输出信号反相以输出所述第二选择信号。

技术方案19.根据技术方案14所述的半导体器件，其中，当所述上电信号的反相信号处于高电平时，所述第三选择信号驱动单元输出高电平的所述第二选择信号，且当所述上电信号的所述反相信号转变到低电平时，所述第三选择信号驱动单元响应从所述第三焊盘接收的信号来将所述第二选择信号转变到低电平。

技术方案20.根据技术方案11所述的半导体器件，其中，所述硅通孔TSV被配置用来将形成在下芯片中的所述第二再分布层耦接到形成在上芯片中的所述第四再分布层。