内部电源电压产生电路、半导体存储装置及半导体装置的制作方法

本发明是有关于一种例如用于半导体存储装置或半导体装置的内部电源电压产生电路、具备该内部电源电压产生电路的半导体存储装置及半导体装置。

背景技术：

利用富尔诺罕(Fowler-Nordheim，FN)穿隧效应的如快闪存储器等非易失性存储装置，需要用于数据的写入(程序化(program))或抹除的规定高电压(HV)。此时，由于电荷泵电路的效率性的问题，使外部电源电压VCC降压是非常困难。因而，由外部电源电压VCC产生内部电源电压VDD，并用于存储装置的周边电路中，但此时必须将该内部电源电压VDD调整至周边的金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管的适当的工作电压范围内。例如与非(NAND)型快闪存储器中，通常产生2V～2.3V的内部电源电压VDD(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2014-010877号公报

专利文献2：日本特开平8-190437号公报

专利文献3：日本特开2005-174351号公报

专利文献4：日本特开2005-024502号公报

专利文献5：日本特开2009-503705号公报

技术实现要素：

图13是表示现有示例的内部电源电压调整电路40的结构的电路图(例如参照专利文献2～专利文献4等)。在图13，内部电源电压调整电路40是具备差分放大器51、作为驱动晶体管的P通道(channel)MOS晶体管P1及相位补偿电路54而构成。

在图13的内部电源电压调整电路40中，基准电压VDDREF被输入至差分放大器51的反相输入端子，自连接于外部电源电压VCC的P通道MOS晶体管P1输出的内部电源电压VDD被输入至差分放大器51的非反相输入端子，来自差分放大器51的输出端子的控制电压(比较结果电压)经由连接点55而施加至P通道MOS晶体管P1的栅极(gate)。另外，在连接点55，连接有具备电阻Rp及电容器(capacitor)Cp的串联电路的相位补偿电路54，连接点55的电压成为DRVP。以所述方式构成的内部电源电压调整电路40基于基准电压VDDREF，由外部电源电压VCC产生规定的内部电源电压VDD并予以保持，并以电源电流iVDD供给至非易失性存储装置内的各电路(负载电路)53。

通常的NAND型快闪存储器的读出模式是使用单一数据率(Single Data Rate，SDR)，但最近导入有使用双倍数据率(Double Data Rate，DDR)来进行读出的快闪存储器制品，预料将来会形成大的市场。即，在已知使用SDR的NAND型快闪存储器，即使利用藉由已知内部电源电压产生电路所产生的内部电源电压VDD来工作，读出特性的性能亦已足够，但在使用DDR的NAND型快闪存储器的情况下，无法进行如下述般的数据读出。

即，对于进行DDR工作时的负载电流iVDD的摆幅(swing)而言，由于为高速的数据率，因此与SDR工作时相比变得非常大，换言之，在负载电源电流iVDD流动时，内部电源电压VDD会大幅降低(drop)而电平(level)恢复变慢。此处，例如当负载电流iVDD在短时间内发生变化时，预料内部电源电压产生电路将无法以保持内部电源电压VDD的方式来工作。目前的内部电源电压产生器的响应速度为1μs左右，在DDR工作中，要求10ns左右的响应速度。

本发明的目的在于解决以上的问题而提供一种内部电源电压产生电路，即使是例如以DDR进行数据读出的半导体存储装置，与以往技术相比，亦能以高速来进行数据读出。

而且，本发明的另一目的在于提供一种具备所述内部电源电压产生电路的半导体存储装置及半导体装置。

[解决问题的技术手段]

第1发明的内部电源电压产生电路包括：差分放大器，将供给至负载电路的内部电源电压与规定的第1基准电压进行比较，并自输出端子输出表示 比较结果的控制电压；以及驱动晶体管，根据所述控制电压来驱动外部电源电压而输出内部电源电压，且所述内部电源电压产生电路以所述内部电源电压成为所述第1基准电压的方式进行调整，所述内部电源电压产生电路的特征在于包括：

电荷共享(charge share)电路，包含充电电容器、初始电压调整电路及电荷重置(reset)电路，所述充电电容器经由开关(switch)电路而连接于所述差分放大器的输出端子，且以所述控制电压的电荷进行充电，所述初始电压调整电路对所述充电电容器调整并施加规定的初始电压，所述电荷重置电路对所述充电电容器进行放电；以及

控制部件，当所述内部电源电压低于规定的第2基准电压时，藉由使所述开关电路导通，从而将具有所述初始电压的充电电容器连接于所述差分放大器的输出端子，在规定的传输期间内将所述控制电压的电荷传输至所述充电电容器之后，将所述开关电路断开，并在规定的重置期间内藉由所述电荷重置电路来传输所述充电电容器的电荷。

在所述内部电源电压产生电路中，所述初始电压调整电路生成规定的微小电流，并使与所述微小电流对应的电流流至下述电路而生成所述初始电压，所述电路生成自所述外部电源电压下降的规定的初始电压。

而且，在所述内部电源电压产生电路中，所述初始电压调整电路包含规定级数的第1晶体管，所述规定级数的第1晶体管连接于外部电源电压且彼此串联连接，且所述初始电压调整电路产生下述电压来作为所述初始电压，所述电压是自所述外部电源电压减去将所述第1晶体管的阈值电压乘以所述规定级数所得的值而得。

进而，在所述内部电源电压产生电路中，所述初始电压调整电路包含将规定级数的第2晶体管、多个分压电阻及基准电流源串联连接而成的电路，所述规定级数的第2晶体管连接于外部电源电压且彼此串联连接，且所述初始电压调整电路是如下所述的充电电路，即，选择性地产生来自所述多个分压电阻中任一个分压电阻的一端的电压来作为所述初始电压。

再进而，在所述内部电源电压产生电路中，所述电荷重置电路包含第3晶体管，所述第3晶体管连接于所述充电电容器与接地之间，在所述重置期间内，藉由将所述第3晶体管导通，对所述充电电容器的电荷进行放电。

而且，在所述内部电源电压产生电路中，所述电荷重置电路是如下所述 的下拉(pull down)电路，即，在所述重置期间内，使规定的放电用小电流流动，使与所述放电用小电流对应的电流自所述充电电容器流动，对所述充电电容器的电荷进行放电，藉此来使所述充电电容器的电压下拉。

进而，在所述内部电源电压产生电路中，所述电荷重置电路在所述重置期间内，以将所述控制电压的电位设定为规定的充电基准电压而藉此降低所述电位的方式，来传输所述充电电容器的电荷。

此处，所述第2基准电压等于所述第1基准电压。

再进而，在所述内部电源电压产生电路中，还包括：过冲(overshoot)防止电路，当所述内部电源电压较规定的第3基准电压而增大时，将所述控制电压上拉(pull up)至规定的电压，藉此来防止所述内部电源电压的过冲。

在所述内部电源电压产生电路中，所述过冲防止电路在所述内部电源电压较规定的第3基准电压而增大时，将所述控制电压上拉至下述电压，藉此来防止所述内部电源电压的过冲，所述电压是自外部电源电压经由晶体管电路而下降规定电压后的电压。

而且，在所述内部电源电压产生电路中，所述过冲防止电路在所述内部电源电压较规定的第3基准电压而增大时，在规定的期间内，将所述控制电压连接至下述充电电压而进行电荷共享，从而上拉所述控制电压，藉此来防止所述内部电源电压的过冲，所述充电电压是将外部电源电压充电至另一充电电容器而得。

进而，在所述内部电源电压产生电路中，所述控制部件包括：比较器(comparator)，将所述内部电源电压与所述第2基准电压进行比较，并输出比较结果信号；以及

时序(timing)信号产生电路，基于来自所述比较器的比较结果信号，产生控制所述开关电路的导通或断开的控制信号。

再进而，在所述内部电源电压产生电路中，所述第2基准电压为所述第1基准电压以下，所述第3基准电压为所述第2基准电压以上。

此处，所述第1基准电压、第2基准电压与第3基准电压是彼此相等的电压。

第2发明的半导体存储装置的特征在于包括所述内部电源电压产生电路。

在所述半导体存储装置中，所述半导体存储装置基于数据的写入信号或 数据的读出信号，以比时钟(clock)的周期(cycle)速度快的速度来分别进行数据写入或数据读出，

所述控制部件使所述电荷共享电路与所述数据的写入信号及所述数据的读出信号同步地工作。

而且，在所述半导体存储装置中，比所述时钟的周期速度快的速度是时钟周期的倍速即DDR(Double Data Rate)。

第3发明的半导体装置的特征在于包括所述内部电源电压产生电路。

(发明的效果)

因而，根据本发明的内部电源电压产生电路，当所述内部电源电压较规定的基准电压而下降时，藉由将所述开关电路导通，从而将具有所述初始电压的充电电容器连接至所述差分放大器的输出端子，在规定的传输期间内将所述控制电压的电荷传输至所述充电电容器，藉由电荷共享来使所述控制电压高速下降，使所述驱动晶体管的驱动能力增大，藉此来防止所述内部电源电压的下降。藉此，可提供一种内部电源电压产生电路，例如即使是以DDR来进行数据读出的半导体存储装置，与以往技术相比，亦能以高速来进行数据的读出。

附图说明

图1是表示本发明的实施例1的非易失性存储装置的结构的方块图。

图2是表示图1的内部电源电压产生电路11的结构的电路图。

图3是表示图2的内部电源电压产生电路11的工作的各信号的时序图(timing chart)。

图4是表示本发明的实施例2的内部电源电压产生电路11A的结构的电路图。

图5是表示图4的内部电源电压产生电路11A的工作的各信号的时序图。

图6是表示本发明的实施例3的内部电源电压产生电路11B的结构的电路图。

图7是表示图6的内部电源电压产生电路11B的工作的各信号的时序图。

图8是表示本发明的实施例4的内部电源电压产生电路11C的结构的电路图。

图9是表示产生图8的充电基准电压VCREF的充电基准电压产生电路 120的结构的电路图。

图10是表示本发明的实施例5的内部电源电压产生电路11D的结构的电路图。

图11是表示图10的内部电源电压产生电路11D的工作的各信号的时序图。

图12是表示本发明的实施例6的用于DDR型快闪存储器的内部电源电压产生电路的工作的时序图。

图13是表示以往示例的内部电源电压调整电路40的结构的电路图。

【符号说明】

10：基准电压产生电路

11、11A、11B、11C、11D：内部电源电压产生电路

12：高电压及中间电压产生及控制电路

20：存储单元阵列

21：页面缓冲器

22：行解码器

23：状态寄存器

31：输入/输出缓冲器

32：指令解码器

33：地址缓冲器

35：控制逻辑

36：电源接通重置电路

40：内部电源电压调整电路

41：输入/输出端子

42：R/B信号端子

43：控制信号端子

44：外部电源电压端子

50、50A、50B、50C：时序信号产生电路

51、91：差分放大器

52：比较器

53：各电路

54：相位补偿电路

55、56：连接点

60、60A：电荷共享电路

61、92、101、111～114：传送门

62、93、102：反相器

63：初始电压调整电路

64：电荷重置电路

65、94、103：开关电路

70、100：过冲防止电路

80：下拉电路

90：充电电路

110：基准电流源

120：充电基准电压产生电路

121：标示“连接点55的电压急遽地以高速下降”的部分

123：标示“连接点56的电压逐渐下拉”的部分

Cc、Cs：充电电容器

Cp：电容器

COMP_OUT：比较结果信号

CSEN、EN_CHARGESHARE、PUVCENB、PDVCEN、PDVCEN2、PDVCEN3、PUEN、VCSET：控制信号

DDR_DIN：数据的写入信号

DDR_DOUT：数据的读出信号

DRVP：连接点的电压

If：微小电流

Im：放电用小电流

Iref：基准电流

iVDD：负载电流

N1～N7：N通道MOS晶体管

P1、P11～P16、P21～P22：P通道MOS晶体管

R1～R3：分压电阻

Rf：微小电流产生用电阻

Rm：小电流产生用电阻

Rp：电阻

t1～t4：时刻

Tp1、Tp2：时间宽度

Tq：规定期间

VC：充电电容器的电压(连接点的电压)

VCC：外部电源电压

VCPU：充电电压

VCREF：充电基准电压

VDD：内部电源电压

VDDREF、VREF：基准电压

具体实施方式

以下，参照附图来说明本发明的实施例。另外，在以下各实施例，对于同样的构成要素标注相同的标号。

实施例1.

图1是显示本发明的实施例1的非易失性存储装置的结构的方块图。实施例1的非易失性存储装置例如为快闪存储器，其特征在于提供一种内部电源电压产生电路11，该内部电源电压产生电路11产生例如即使进行DDR工作也可高速地进行工作的内部电源电压VDD。

在图1中，非易失性存储装置包括：

(1)例如作为快闪存储器阵列的存储单元阵列(memory cell array)20，存储数据；

(2)页面缓冲器(page buffer)21，根据来自控制逻辑(logic)35的控制信号，自存储单元阵列20以页面为单位来写入或读出数据并输出至输入/输出缓冲器31；

(3)行解码器(row decoder)22，用于响应指定地址(address)来指定存储单元阵列20的区块(block)及字线(word line)；

(4)状态寄存器(status register)23，基于来自控制逻辑35的信号来暂时地存储该非易失性存储装置的状态并输出至输入/输出缓冲器31，产生备妥/忙碌(ready/busy)信号(R/B信号)并输出至R/B信号端子42；

(5)输入/输出缓冲器31，暂时存储经由输入/输出端子41而输入/输出的数据；

(6)指令解码器(command decoder)32，对来自输入/输出缓冲器31的指令进行解码，并将经解码的指令数据输出至控制逻辑35；

(7)地址缓冲器33，暂时存储来自输入/输出缓冲器31的指定地址；

(8)电源接通(power on)重置电路36，在基于外部电源电压VCC而电源接通时，输出用于重置该半导体芯片(chip)的工作的重置信号；

(9)基准电压产生电路10，基于经由外部电源电压端子44而施加的外部电源电压VCC，产生规定的基准电压VDDREF与规定的基准电压VREF；

(10)内部电源电压产生电路11，基于基准电压VDDREF产生内部电源电压VDD，并供给至各电路；

(11)高电压及中间电压产生及控制电路12，基于基准电压VREF产生并输出数据的写入(程序化)及抹除所需的高电压(HV)及中间电压(Medium Voltage，MV)；以及

(12)控制逻辑35，基于来自指令解码器32的指令数据、经由控制信号端子43而输入的控制信号、或来自电源接通重置电路36的重置信号，对该非易失性存储装置内的各电路(包括基准电压产生电路10、内部电源电压产生电路11、以及高电压及中间电压产生及控制电路12)进行规定的控制。

图2是显示图1的内部电源电压产生电路11的结构的电路图。图2的内部电源电压产生电路11的特征在于除了图13的内部电源电压调整电路40以外，还包括比较器52、构成工作控制电路的时序信号产生电路50及电荷共享电路60，其中上述图13的内部电源电压调整电路40包含差分放大器51、作为驱动晶体管的P通道MOS晶体管P1及相位补偿电路54。

在图2的内部电源电压调整电路40，基准电压VDDREF被输入至差分放大器51的反转输入端子，自连接于外部电源电压VCC的P通道MOS晶体管P1输出的内部电源电压VDD被输入至差分放大器51的非反相输入端子，来自差分放大器51的输出端子的控制电压(比较结果电压)经由连接点55而施加至P通道MOS晶体管P1的栅极。另外，在连接点55，连接有具备电阻Rp及电容器Cp的串联电路的相位补偿电路54，将其电压设为DRVP。以上述方式构成的内部电源电压调整电路40基于基准电压VDDREF，由外部电源电压VCC产生并保持规定的内部电源电压VDD，并以电源电流iVDD 而供给至非易失性存储装置内的各电路(负载电路)53。

比较器52比较基准电压VDDREF与内部电源电压VDD，当VDDREF＞VDD时，将高电平(high level)的比较结果信号COMP_OUT输出至时序信号产生电路50，另一方面，当VDDREF≦VDD时，将低电平(low level)的比较结果信号COMP_OUT输出至时序信号产生电路50。时序信号产生电路50基于所述比较结果信号COMP_OUT，如图3所示，产生并输出控制信号CSEN、PUVCENB、PDVCEN、PDVCEN2。

电荷共享电路60连接于所述连接点55，并基于来自时序信号产生电路50的控制信号CSEN、PUVCENB、PDVCEN、PDVCEN2来工作，对所述连接点55的电压DRVP进行控制，藉此来控制内部电源电压VDD。电荷共享电路60包括：

(1)开关电路65，具备传送门61及反相器(inverter)62，基于控制信号CSEN来导通/断开与连接点55的连接；

(2)充电电容器Cc，自连接点55经由开关电路65及连接点56而连接，蓄积电荷；

(3)电荷重置电路64，基于控制信号PDVCEN，在规定的重置期间内，对充电至充电电容器Cc的电荷进行重置(放电)；以及

(4)初始电压调整电路63，基于控制信号PUVCENB、PDVCEN2，使用外部电源电压VCC来调整充电电容器Cc的初始电压(传输所述控制电压的电荷之前的、开关电路65及电荷重置电路64关闭时的连接点56的电压)。

初始电压调整电路63包括：3个P通道MOS晶体管P11～P13；3个N通道MOS晶体管N2～N4；以及微小电流产生用电阻Rf，与N通道MOS晶体管N4的源极(source)/漏极(drain)间电阻相比，具有非常大的电阻值，例如10kΩ～100kΩ等。由N通道MOS晶体管N3及N通道MOS晶体管N4构成电流镜(current mirror)电路(各晶体管N3、N4的尺寸比既可为1：1，亦可为其他比)，自外部电源电压VCC经由电阻Rf而流动有例如数μA左右的微小电流If，使与微小电流If对应的电流流至P通道MOS晶体管P11～P13的电路，藉此来调整设定连接点56的初始电压。该初始电压是如下所述的电压，即，自外部电源电压VCC减去将P通道MOS晶体管P12、P13的阈值电压Vtp乘以分别栅极及漏极连接而成的P通道MOS晶体管P12、P13的级数N(图2的例子中，N＝2)所得的值而得的电压。该初始电压是比外 部电源电压VCC低且超过0V的电压。

根据以所述方式构成的电荷共享电路60，基于来自时序信号产生电路50的控制信号CSEN、PUVCENB、PDVCEN、PDVCEN2而工作，利用对充电电容器Cc的充电来共用连接点55的电压所带来的电荷，藉此来控制所述连接点55的电压，从而控制内部电源电压VDD。

图3是表示图2的内部电源电压产生电路11的工作的各信号的时序图。另外，图3的控制信号EN_CHARGESHARE例如是用于NAND型快闪存储器的DDR工作的控制信号，详情在实施例6中后述。

在图3中，充电电容器Cc由初始电压调整电路63预先设定为规定的所述初始电压(VCC-2Vtp)。当内部电源电压VDD低于规定的基准电压VDDREF(例如2V)时(时刻t1)，产生并输出：

(1)规定时间宽度Tp1的高电平脉冲(pulse)的控制信号CSEN、

(2)规定时间宽度Tp1的低电平脉冲的控制信号PDVCEN2、及

(3)时间宽度(Tp1+Tp2)的高电平脉冲的控制信号PUVCENB。

藉此，开关电路65导通，充电电容器Cc以从连接点55的控制电压DRVP传输而来的电荷进行充电(传输期间Tp1)，该充电电容器Cc的电压(连接点56的电压)VC自所述初始电压上升后，在自时刻t1起规定时间Tp1后的时刻t2，开关电路65断开，且电荷重置电路64的N通道MOS晶体管N1导通，藉此，充电电容器Cc的电压VC下降至接地电位。接着，在自时刻t2起规定时间Tp2后的时刻t3，藉由来自初始电压调整电路63的电荷供给，电压VC朝向规定的初始电压开始上升。并且，负载电流iVDD下降，在时刻t4，若内部电源电压VDD超过基准电压VREF，内部电源电压VDD亦回复至初始的电压。

另外，时间宽度Tp1、Tp2的关系既可为Tp1＝Tp2，亦可为Tp1＞Tp2或Tp1＜Tp2。

在以上的电荷共享电路60的工作，对充电电容器Cc预先充电至比内部电源电压VDD低的规定的初始电压，因此在开关电路65的导通时，如图3的121所示，可使连接点55的电压DRVP急遽地以高速下降。一但该电压DRVP下降，调节/驱动内部电源VDD的驱动晶体管P1的驱动能力上升。藉此，即使负载电流iVDD急遽上升，亦可防止如图3所示般内部电源电压VDD急遽下降，从而可保持在规定的电压。

而且，无须变更具备差分放大器51及P通道MOS晶体管P1的内部电源电压调整电路40，便可使相对于负载电流iVDD的响应速度大幅高速化。

实施例2.

图4是表示本发明的实施例2的内部电源电压产生电路11A的结构的电路图。实施例2的内部电源电压产生电路11A如图4所示，与实施例1的内部电源电压产生电路11相比较，下述方面不同。

(1)取代图2的相位补偿电路54而具备过冲防止电路70。

在图4，过冲防止电路70是具备2个P通道MOS晶体管P14～P15而构成。

图5是表示图4的内部电源电压产生电路11A的工作的各信号的时序图。在图5，过冲防止电路70在比较结果信号COMP_OUT自高电平变成低电平时(时刻t4)，将连接点55的电压DRVP由最小下降电压上拉(pull up)至规定的上拉电压(图4的例子中为VCC-Vtp；此处，Vtp为P通道MOS晶体管P15的阈值电压)后，使该电压恢复至初始的电压值，藉此来适当地抑制以控制电压DRVP进行工作的P通道晶体管P1的工作，从而可防止内部电源电压VDD的过冲。在时刻t4，如图3的控制电压DRVP般，当响应速度慢而电压缓慢上升时，内部电源电压VDD有可能引起过冲，因此如图5般，在时刻t4，高速上拉控制电压DRVP，藉此来降低驱动晶体管P1的驱动力，从而可抑制内部电源电压VDD的过冲。

如以上所说明般，根据本实施例，除了实施例1的作用效果以外，藉由具备过冲防止电路70，从而可防止内部电源电压VDD的过冲。

在以上的实施例1及实施例2中，对电荷共享电路60或者过冲防止电路70的工作的开启/关闭进行决定的比较器52的基准电压VDDREF，是使用与调整/驱动内部电源电压的内部电源电压调整电路40的差分放大器51的基准电压VDDREF相同的电压。这是理想情况，然而，尽管如本实施例般受到时序控制，但实际上因电压误差或时序误差、噪声(noise)等，亦有可能出现振荡，因此安全的是对该些基准电压设置差。若将内部电源电压调整电路40的差分放大器51的基准电压设为第1基准电压、将电荷共享电路60的比较器52的基准电压设为第2基准电压、将过冲防止电路70的比较器(须追加设置)的基准电压设为第3基准电压，则根据所述工作要求，第2基准电压低于第1基准电压，且第3基准电压被设定为第2基准电压以上。例如，第 2基准电压比第1基准电压低0V～0.1V，第3基准电压被设定为第1基准电压附近例如±0V～0.05V。而且，本项当然亦可适用于以后的实施例。

实施例3.

图6是表示本发明的实施例3的内部电源电压产生电路11B的结构的电路图。实施例3的内部电源电压产生电路11B如图6所示，与实施例1的内部电源电压产生电路11相比较，以下方面不同。

(1)取代电荷重置电路64而具备下拉电路80。

(2)取代时序信号产生电路50而具备还产生控制信号PDVCEN3的时序信号产生电路50A。

在图6中，下拉电路80具备小电流产生用电阻Rm及三个N通道MOS晶体管N5～N7而构成，其中小电流产生用电阻Rm是用于使例如数mA～数十nA左右的放电用小电流Im(＞If)流动。

图7是表示图6的内部电源电压产生电路11B的工作的各信号的时序图。N通道MOS晶体管N6及N通道MOS晶体管N7构成电流镜电路，控制信号PDVCEN3是在自时刻t2起的规定期间Tp2之间成为高电平的脉冲信号，在该期间(时刻t2～t3)内，下拉电路80导通，藉此，使与小电流Im对应的N通道MOS晶体管N6的电流从充电电容器Cc向接地线(ground)流动而放电，藉此使连接点56的电压逐渐下拉(图7的123)。

另外，时间宽度Tp1、Tp2的关系既可为Tp1＝Tp2，亦可为Tp1＞Tp2或Tp1＜Tp2。

如以上所说明般，根据实施例3，具有实施例1的作用效果，并且藉由取代电荷重置电路64而具备下拉电路80，从而可使充电电容器Cc的电荷放电。

实施例4.

图8是表示本发明的实施例4的内部电源电压产生电路11C的结构的电路图。实施例4的内部电源电压产生电路11C如图8所示，与实施例1的内部电源电压产生电路11相比较，以下方面不同。

(1)取代电荷共享电路60而具备电荷共享电路60A。此处，电荷共享电路60A取代电荷重置电路64及初始电压调整电路63而具备充电电路90。

(2)取代时序信号产生电路50而具备产生控制信号CSEN、VCSET的时序信号产生电路50B。

在图8，充电电路90包括：

(1)差分放大器91，构成电压跟随器(voltage follower)电路(缓冲器电路)；以及

(2)开关电路94，插入于连接点56与差分放大器91之间，且具备传送门92及反相器93。

差分放大器91的输出端子连接于其反相输入端子，规定的充电基准电压VCREF(例如由后述的图9的充电基准电压产生电路120产生)被输入至差分放大器91的非反相输入端子，差分放大器91的输出端子经由开关电路94及连接点56而施加至充电电容器Cc。例如，在图3的时刻t1前及时刻t2以后，使开关电路94导通，藉此，将连接点56的电压取代实施例1的初始电压而设定为所述充电基准电压VCREF(例如VCC-2Vtp左右的相当电压；该基准充电电压是比外部电源电压VCC低且超过0V的电压)，藉此，与实施例1的电荷共享电路60同样地传输充电电容器Cc的电荷，藉此可使连接点55的电压DRVP急遽地高速下降。藉此，即使负载电流iVDD急遽上升，亦可防止如图3所示般内部电源电压VDD急遽下降，从而可保持在规定的电压。

图9是表示产生图8的充电基准电压VCREF的充电基准电压产生电路120的结构的电路图。在图9，2级P通道MOS晶体管P21、P22(亦可为多N级的串联电路)、分压电阻R1、R2、R3与基准电流源110的串联电路被插在外部电源电压VCC与接地电压之间。在各分压电阻R1、R2、R3的两端连接有传送门111～114，成为充电基准电压VCREF的输出电路。在该串联电路，流过基准电流Iref，藉由使传送门111～114中的任一者导通，从而可如下所述般选择电压并作为充电基准电压VCREF而输出。

(1)在使传送门111导通时，输出如下所述的电压(VCC-N×Vtp)来作为充电基准电压VCREF，所述电压(VCC-N×Vtp)是自外部电源电压VCC减去一电压，该电压为与P通道MOS晶体管P21、P22的级数相应的数字N×阈值电压Vtp而得。

(2)在使传送门112导通时，输出如下所述的电压(VCC-N×Vtp-Iref×R1)来作为充电基准电压VCREF，所述电压(VCC-N×Vtp-Iref×R1)是自电压(VCC-N×Vtp)减去电阻R1的电压降Iref×R1而得。

(3)在使传送门113导通时，输出如下所述的电压(VCC-N×Vtp-Iref×(R1+R2))来作为充电基准电压VCREF，所述电压(VCC-N×Vtp-Iref× (R1+R2))是自电压(VCC-N×Vtp)减去电阻R1、R2的电压降Iref×(R1+R2)而得。

(4)在使传送门114导通时，输出如下所述的电压(VCC-N×Vtp-Iref×(R1+R2+R3))来作为充电基准电压VCREF，所述电压(VCC-N×Vtp-Iref×(R1+R2+R3))是自电压(VCC-N×Vtp)减去电阻R1、R2、R3的电压降Iref×(R1+R2+R3)而得。

实施例5.

图10是表示本发明的实施例5的内部电源电压产生电路11D的结构的电路图。实施例5的内部电源电压产生电路11D如图10所示，与实施例1的内部电源电压产生电路11相比较，以下方面不同。

(1)还包括过冲防止电路100。

(2)取代时序信号产生电路50而具备还产生控制信号PUEN的时序信号产生电路50C。

在图10，过冲防止电路100包括：

(1)P通道MOS晶体管P16，基于控制信号PUEN而导通/断开；

(2)充电电容器Cs；以及

(3)开关电路103，具备传送门101及反相器102。

图11是表示图10的内部电源电压产生电路11D的工作的各信号的时序图。在图11，自时刻t1至时刻t4为止的工作与实施例1相同，但在时刻t4，时序信号产生电路50C产生规定期间Tq的高电平脉冲即控制信号PUEN，藉此，使过冲防止电路100导通，使预先由外部电源电压VCC充电的充电电容器Cs的该充电电压VCPU在该期间Tq内连接于连接点55的控制电压DRVP，可防止内部电源电压VDD的过冲(图11的11)。在控制信号PUEN的产生时，充电电压VCPU稍许下降，控制电压DRVP稍许上升(图11的125)。藉由控制电压DRVP的上升，驱动晶体管P1的工作得到抑制，从而防止内部电源电压VDD过冲。

另外，时间宽度Tp1、Tp2的关系既可为Tp1＝Tp2，亦可为Tp1＞Tp2或Tp1＜Tp2。

如以上所说明般，本实施例中，具有实施例1的作用效果，并且藉由取代实施例2的过冲防止电路70而具备过冲防止电路100，从而可防止内部电源电压VDD的过冲。

实施例6.

图12是表示本发明的实施例6的用于DDR型快闪存储器的内部电源电压产生电路的工作的时序图。图12的控制信号EN_CHARGESHARE是由图2的时序信号产生电路50等所产生的、例如是用于NAND型快闪存储器的DDR工作的控制信号，且是与DDR操作的数据写入信号DDR_DIN或数据读出信号DDR_DOUT同步地产生。该控制信号EN_CHARGESHARE例如是由实施例1所示的图1的控制逻辑35或例如各实施例的时序信号产生电路50～50C所产生，其工作时序例如如图3所示。因而，可将各实施例1～实施例5的电路适用于DDR型快闪存储器。

此处，在实施例1～实施例5中，实际上电荷共享电路60或过冲防止电路70等开始工作的触发信号(trigger)是负载电流iVDD增大而内部电源电压VDD下降的现象，但这不限于DDR，在通常的工作中亦会普遍引起该现象，因而与该些现象相区别地使用所述控制信号EN_CHARGESHARE来进行工作，以应对在DDR工作时产生的大负载电流。

因而，若在DDR工作以外还存在同样使大负载电流流动的工作，则将与其对应的时序控制信号带入时序信号产生电路50等，藉此可使本发明的内部电源电压产生电路进行工作。

另外，在使用DDR的数据写入或读出中，藉由使用时钟的上升及下降(时钟的周期速度)(Single Data Rate，SDR)这两者，从而以利用时钟的上升或下降来进行数据传输的通常的存储器的数据传输速度的倍速(Double Data Rate)来传输数据。本发明并不限于此，亦可适用于以比所述时钟的周期速度快的速度来传输数据的半导体存储装置。

在以上的实施例中，对用于快闪存储器等半导体非易失性存储装置的内部电源电压产生电路进行了说明，但本发明并不限于此，亦可适用于动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)等半导体易失性存储装置等各种半导体存储装置、及具备处理器等的半导体集成电路等半导体装置。而且，快闪存储器并不限于NAND型，亦可适用于或非(NOR)型快闪存储器。

如以上所详述般，根据本发明的内部电源电压产生电路，藉由具备电荷共享电路，可提供一种电源电压产生电路，即使是例如以DDR进行数据读出的半导体存储装置，与以往技术相比较，亦能高速地进行数据的读出。