半导体器件的制作方法

本申请要求于2014年12月12日在韩国提交的申请号为10-2014-0179783的专利申请的优先权，其整个公开内容通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种半导体器件，且更具体地，涉及一种包括存储器单元的半导体器件。

背景技术：

闪速存储器单元的阈值电压根据其储存的数据而变化。为了读取存储在存储器单元中的数据，对相应的字线施加读取电压。为了增加集成密度，存储器单元之间的间隙也就是字线之间的间隙制备得更窄。由于这个原因，当操作电压被施加至选中的字线(或者选中的存储器单元)时，相邻存储器单元的阈值电压可能改变。因此，数据的可靠性可能被降低，从而需要一种技术用来克服这种担忧。

技术实现要素：

本发明的各种实施例涉及一种能够提升数据保存特性的半导体器件及其操作方法。

本发明的一个方面提供一种半导体器件，包括：包括多个存储块的存储器阵列，其中，存储块被归集到子块组，且子块组被归集到主块组；操作电路，适用于对包括在存储块中的存储器单元执行读取操作和测试读取操作；以及读取计数器，适用于对相应的主块组中的每个字线的读取操作的第一数目以及对相应的子块组的读取操作的第二数目进行计数。

本发明的另一个方面提供一种半导体器件，包括：包括多个存储块的存储器阵列，其中存储块被归集到子块组，且子块组被归集到主块组；以及操作电路，适用于对包括在存储块中的存储器单元执行读取操作和测试读取操作，并对相应的主块组中的每个字线读取操作的第一数目以及对相应的子块组的读取操作的第二数目进行计数，其中操作电路对读取操作的第一数目或者读取操作的第二数目大于主参考数目的子块组执行测试读取操作。

附图说明

通过参照附图来对其典型实施例详尽地描述，对于那些普通技术人员本发明的以上 及其他的特征和优势将变得更加明显，在附图中：

图1是说明依据本发明的一个实施例半导体器件的框图；

图2是图1中所示的存储块的细节图；

图3A至3C是用来描述图1所示的存储串的视图；

图4是图1所示的存储器阵列和储存部分的细节图；

图5是用于描述依据本发明的一个实施例的半导体器件的操作的框图；

图6和7是用于描述依据本发明的一个实施例的半导体器件的操作的流程图；

图8是说明依据本发明的一个实施例的存储系统的框图；

图9是说明依据本发明的一个实施例的OneNAND闪存器件的框图；以及

图10是说明依据本发明的一个实施例的计算系统的框图。

具体实施方式

下面将参考附图对本发明的典型实施例进行更加详细地描述以阐明本发明的面貌、特征以及优势。然而，本发明可以采用各种形式实现，且本发明的内容不应局限于此处列出的实施例。相反地，这些实施例的提供是为了使得本发明的公开更加彻底、完全，并将本发明的构思完全传递给本领域普通技术人员。本发明通过所附的权利要求来界定。

贯穿整个公开内容中，相同的附图标记指本发明的各图和实施例中的相同部件。附图并非按照比例绘制，且在某些情况下，绘图比例可能进行了夸张以清楚地说明实施例的特征。还要注意在说明书中，“连接/耦接”不仅指一个部件直接耦接至另一个，还包括通过中介部件来间接地与另一个部件耦接。此外，只要不是特别提至，单数形式可以包括复数形式。

图1是说明依据本发明的一个实施例的半导体器件的框图。

参见图1，半导体器件可以包括存储器阵列110和操作电路120至140。存储器阵列110包括多个存储块110MB。存储块110MB中的一些存储块可以被用作内容可寻址存储(CAM)块。CAM块可以被用来储存信息，比如操作条件、和/或已经执行的操作的次数等。当电源被供应时，储存在CAM块中的信息可以通过CAM读取操作而被提供给操作电路120至140。

每个存储块包括多个存储串。每个存储串包括多个存储器单元。在闪存器件中，存储块可以包括闪速存储器单元。例如，闪速存储器单元可以包括由多晶硅形成的浮栅或者由氮化物层形成的电荷陷阱层。

特别地，存储块可以包括分别连接至位线并且并联地连接至共源线的存储串。存储串可以在半导体衬底上以2维结构或者三维结构来形成。将详尽地解释具有3维结构的存储串的存储块。

图2是图1所示的存储块110MB的细节图。

参见图2，每个存储块110MB包括连接在位线BLe和BLo与共源线SL之间的存储串ST。也就是说，存储串ST分别连接至对应的位线BLe和BLo，并共同连接至共源线SL。每个存储串ST包括源极被连接至共源线的源极选择晶体管SST、其中多个存储器单元C00至Cn0被串联地连接的单元串，以及漏极被连接至位线(例如BLe)的漏极选择晶体管DST。包括在单元串中的存储器单元C00至Cn0串联地连接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极被连接至源极选择线SSL，存储器单元C00至Cn0的栅极分别被连接至字线WL0至WLn，而漏极选择晶体管DST的栅极被连接至漏极选择线DSL。

漏极选择晶体管DST控制单元串和位线之间的连接，而源极选择晶体管SST控制单元串和共源线SL之间的连接。

在NAND闪存器件中，包括在存储器单元块中的存储器单元可以基于物理页或者逻辑页来分类。连接至一个字线例如WL0的存储器单元C00至C0k可以形成一个物理页PAGE。连接至一个字线例如WL0的偶数存储器单元C00、C02及C04至C0k-1可以形成偶数页，而连接至一个字线的奇数存储器单元C01、C03及C05至C0k可以形成奇数页。这些页(或者，偶数页和奇数页)可以是编程操作和读取操作的基本单位。

图3A至3C是用来描述图1所示的存储串的视图。图3A展示了包括在图1所示的存储块110B中的存储串ST的透视图，图3B展示了图3A所示的存储串ST的电路结构，而图3C展示了图1所示的存储块110B的电路结构。

参见图3A和3B，包括凹槽部分的管栅PG形成在半导体衬底SUB上，而管型沟道层PC形成在管栅PG的凹槽部分中。多个垂直沟道层SP1和SP2形成在管型沟道层PC上。垂直沟道层对SP1和SP2中的第一垂直沟道层SP1的上部分被连接至共源线SL，而第二垂直沟道层SP2的上部分被连接至位线BL。垂直沟道层SP1和SP2可以由多晶硅形成。

多个导电层DSL及WL15至WL8被形成以在第二垂直沟道层SP2的不同高度环绕第二垂直沟道层SP2。同样地，多个导电层SSL及WL0至WL7被形成以在第一垂直沟道层SP1的不同高度环绕第一垂直沟道层SP1。包括电荷陷阱层的多层型层(未显示)形成在垂直沟道层SP1和SP2的表面和管型沟道层PC的表面，而多层型层也介于垂直沟道层SP1和SP2和导电层DSL、WL15至WL8、SSL、以及WL0至WL7之间以及 管型沟道层PC与管栅PG之间。

环绕第二垂直沟道层的最上的导电层可以充当漏极选择线DSL，而在漏极选择线DSL之下的导电层可以充当字线WL15至WL8。环绕第一垂直沟道层SP1的最上的导电层可以充当源极选择线SSL，而在源极选择线SSL之下的导电层可以充当字线WL0至WL7。用作字线的导电层中一些可以充当虚设字线(未显示)。

换句话说，第一导电层SSL及WL0至WL7以及第二导电层DSL及WL15至WL8是各自堆叠在半导体衬底上的不同区域上的。穿过第一导电层SSL及WL0至WL7的第一垂直沟道层SP1在与衬底SUB基本上垂直的方向上被连接在共源线SL和管型沟道层PC之间。穿过第二导电层DSL及WL15至WL8的第二垂直沟道层SP2在与衬底SUB基本上垂直的方向上被连接在位线BL和管型沟道层PC之间。

漏极选择晶体管DST形成在漏极选择线DSL环绕第二垂直沟道层SP2的部分，而主单元晶体管C15至C8各自形成在字线WL15至WL8环绕第二垂直沟道层SP2的部分。源极选择晶体管SST形成在源极选择线SSL环绕第一垂直沟道层SP1的部分，而主单元晶体管C0至C7各自形成在字线WL0至WL7环绕第一垂直沟道层SP1的部分。

依据上述的结构，存储串ST可以包括在与衬底SUB基本垂直的方向上连接在位线BL和管型沟道层PC之间的漏极选择晶体管DST和主单元晶体管C15至C8，以及在与衬底SUB基本垂直的方向上连接在共源线SL和管型沟道层PC之间的源极选择晶体管SST。在上述的结构中，虚设单元晶体管(未显示)还可以连接在选择晶体管DST(或者SST)和主单元晶体管C15或者C0之间，而虚设晶体管(未显示)还可以连接在主单元晶体管C8或者C7和管型晶体管PT之间。

连接在共源线SL和管型晶体管PT之间的源极选择晶体管SST和主单元晶体管C0至C7可以形成第一垂直存储串，而连接在位线BL和管型晶体管PT之间的漏极选择晶体管DST和主单元晶体管C15至C8可以形成第二垂直存储串。

参见图3C，存储块110MB包括连接至位线的多个存储串ST。U-型结构的存储串ST包括垂直地连接在共源线SL和衬底的管型晶体管PT之间的第一垂直存储串SST和C0至C7，以及垂直地连接在位线BL和衬底的管型晶体管PT之间的第二存储串C8至C15及DST。第一垂直存储串SST及C0至C7包括源极选择晶体管SST和存储器单元C0至C7。源极选择晶体管SST由施加至源极选择线SSL0和SSL1的电压来控制，而存储器单元C0至C7由施加至堆叠的字线WL0至WL7的电压来控制。第二垂直存储串C8至C15及DST包括漏极选择晶体管DST和存储器单元C8至C15。漏极选择晶体管DST由施加至漏极选择线DSL1至DSL4的电压来控制，而存储器单元C8至C15由施加至堆叠的字线WL8至WL15的电压来控制。

当存储块110MB选中时，连接在安置于U-型结构的存储串的中心处的存储器单元对C7和C8之间的管型晶体管PT执行操作以将包括在选中的存储块110MB中的第一垂直存储串SST及C0至C7的沟道层电连接至第二垂直存储串C8至C15及DST的沟道层。

在2维结构的存储块中，一个存储串被连接至每个位线且存储块的漏极选择晶体管DST由一个漏极选择线同时控制。然而，在具有3维结构的存储块110MB中，多个存储串ST被共同连接至每个位线BL。在同样的存储块110MB中，共同连接至一个位线并由相同字线控制的存储串ST的数目可以根据设计的目的而改变，也就是说，与设计者的特定目的相匹配。

由于存储串并联地连接至一个位线BL，漏极选择晶体管DST通过选择施加至漏极选择线DSL1至DSL4的电压来被独立地控制以选择性地将一个位线连接至存储串ST。

在存储块110MB中垂直连接的第一垂直存储串SST及C0至C7的存储器单元C0至C7、以及第二垂直存储串C8至C15及DST的存储器单元C8至C15各自是通过施加至堆叠的字线WL0至WL7以及堆叠的字线WL8至WL15的操作电压来控制的。上述的字线WL0至WL15基于存储块来分类。

选择线DSL1至DSL4、SSL0和SSL1以及字线WL0至WL15充当存储块110MB的局部线。特别地，源极选择线SSL0和SSL1以及字线WL0至WL7可以充当第一垂直存储串的局部线，而漏极选择线DSL1至DSL4以及字线WL8至WL15可以充当第二垂直存储串的局部线。管型晶体管PT的栅极PG可以在存储块110MB中被共同连接。

在存储块110MB中，连接至不同位线并共享漏极选择线例如DSL4的存储器单元可以形成一页PAGE。存储块可以用作擦除循环的基本单位，而页PAGE可以用作编程操作和读取循环的基本单位。

再次参见图1和3B，操作电路120至140可以对连接至选中的字线(例如WL0)的存储器单元(例如C0)执行编程循环、擦除循环以及读取操作。编程循环包括编程操作和编程-验证操作，而擦除循环包括擦除操作和擦除-验证操作。操作电路120至140可以在擦除循环后执行配置用来调节擦除电平的编程操作(或者编程后操作)，存储器单元的阈值电压分布在所述擦除电平。

为了执行编程循环、擦除循环和读取操作，操作电路120至140可以选择性地输出操作电压给选中的存储块的局部线SSL、WL0至WLn、PG和DSL以及共源线SL，并控制位线BL的预充电/放电或者检测位线BL的电流流动(或者电压变化)。

在NAND闪存器件中，操作电路包括控制电路120、电压供应电路130和读取/写入电路140。

控制电路120响应于从外部输入的命令信号CMD来控制电压供应电路130以生成用于在目标电平执行编程循环、擦除循环和读取操作的操作电压Verase,Vpgm,Vread,Vverify,Vpass,Vdsl,Vssl,Vsl和Vpg并且以对选中的存储块的局部线SSL、WL0至WLn、PG和DSL以及共源线SL施加操作电压。对于这些控制，控制电路120可以输出电压控制信号CMDv和行地址信号RADD给电压供应电路130。同样，控制电路120控制读取/写入电路140以：基于要储存在存储器单元中的数据来控制位线BL的预充电/放电来执行编程循环、擦除循环和读取操作，或者检测读取操作或者编程-验证操作期间位线BL的电流流动(或者电压变化)。对于这些控制，控制电路120可以输出操作控制信号CMDpb给读取/写入电路140。

电压供应电路130基于控制电路120的电压控制信号CMDv来生成对存储器单元的编程循环、擦除循环和读取操作所需的操作电压Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl和Vpg。操作电压可以包括擦除电压Verase、编程电压Vpgm、读取电压Vread、通过电压Vpass、选择电压Vdsl和Vssl、共源电压Vsl、和/或管栅电压Vpg等。而且，电压供应电路130响应于控制电路120的行地址信号RADD以输出操作电压给选中的存储块的局部线SSL、WL0至WLn、PG和DSL以及共源线SL。

读取/写入电路140可以包括通过位线BL分别连接至存储器阵列110的多个页缓冲器(未显示)。特别地，页缓冲器可以分别被连接至位线BL。也就是说，每个页缓冲器可以被连接至对应的位线。在编程操作中，页缓冲器基于控制电路120的操作控制信号CMDpb以及要储存在存储器单元中的数据来选择性地对位线BL预充电。在编程-验证操作或者读取操作中，基于控制电路120的操作控制信号CMDpb，读取/写入电路140可以对位线BL预充电，然后检测位线BL的电压变化或者电流并锁存从存储器单元读取的数据。

控制电路120可以包括读取计数器21、第一储存部分23和第二储存部分22。读取计数器21可以计数读取操作已经被执行的次数(也就是读取操作的第一数目)。第一和第二储存部分23和22可以储存读取操作的数目。特别地，读取计数器21可以计数对每个存储块组以及对每个字线的读取操作已经被执行的次数(也就是读取操作的第二数目)。

图4是图1所示的存储器阵列110及第一和第二储存部分23和22的细节图。

参见图4，存储器阵列110的存储块110MB可以被归集到多个子块组GB0至GBj，且子块组GB0至GBj可以归集到多个主块组GA0至GAi。

每个子块组例如GB0可以包括例如4个存储块110MB。每个主块组例如GA0可以包括例如30至50个子块组。存储器阵列110可以包括例如10至30个主块组。

读取计数器21可以对主块组GA0至GAi中每个字线的读取操作已经被执行的次数(也就是读取操作的第一数目)计数。例如，当在被包含在主块组GA0中的存储块110MB中的一个中对连接至第一字线WL0的存储器单元的读取操作被执行时，对第一字线WL0的读取操作的第一数目增加。也就是说，当对主块组GA0中的第一存储块中的第一字线的读取操作被执行时，对第一字线WL0的读取操作的第一数目增加。同样，当对主块组GA0中的最后的存储块中的第一字线的读取操作被执行时，对第一字线WL0的读取操作的第一数目增加。

第一储存部分23可以储存对每个字线的读取操作的第一数目。第一储存部分可以包括多个储存单元23_GA0至23_GAi。储存单元23_GA0至23_GAi的数目对应于主块组GA0至GAi的数目。储存单元23_GA0的每个可以储存对应的主块组GA0中对第一字线WL0的读取操作的第一数目至对最后的字线WLn的读取操作的第一数目。

同样，读取计数器21可以计数对每个子块组GB0至GBj的读取操作已经被执行的次数(也就是读取操作的第二数目)。例如，当对包括在第一子块组GB0的存储块110MB中的存储器单元的读取操作被执行时，对第一子块组GB0的读取操作的第二数目增加。也就是说，当对第一子块组GB0中的第一存储块的读取操作被执行时，对第一子块组GB0的读取操作的第二数目增加，而当对第一子块组GB0中的最后的存储块的读取操作被执行时，对第一子块组GB0的读取操作的第二数目也增加。

第二储存部分22可以储存读取操作的第二数目。第二储存部分22可以包括多个储存单元22_GB0至22_GBj。储存单元22_GB0至22_GBj的数目对应于子块组GB0至GBj的数目。储存单元23_GB0的每个可以储存对对应的子块组GB0的读取操作的第二数目。

读取计数器21及储存部分22和23可以被包括在控制电路120中，且控制电路120可以与半导体器件独立地分开。

下文中，将解释一种操作以上描述的半导体器件的方法。

图5是用于描述依据本发明的一个实施例的半导体器件的操作的框图。图6和7是用于描述依据本发明的一个实施例的半导体器件的操作的流程图。

参见图1、5和6，在步骤S610中操作电路120至140可以进入测试模式。操作电路120至140可以进入测试模式以执行测试读取操作，并在读取操作已经被完成后进入测试模式。

在步骤S620中，操作电路120至140确定对选中的子块组的读取操作已经被执行的次数(也就是读取操作的数目)。例如，操作电路120至140可以将与子块组(例如GB0)相对应的读取操作的数目与主参考数目进行比较，该子块组包括在进入测试模式 之前已被执行读取操作的存储块。更具体地，操作电路120至140可以将储存在储存单元23_GA0中的与主块组GA0相对应的读取操作的第一数目与主参考数目进行比较，并将储存在储存单元22_GB0中的与子块组GB0相对应的读取操作的第二数目与主参考数目相比较。与读取操作的第一数目23_GA0_0至23_GA0_n相比较的主参考数目可以和与读取操作的第二数目相比较的主参考数目可以相同或者不同。

在步骤S630中，操作电路120至140确定是否执行测试读取操作。当操作电路120至140确定读取操作的第一数目的至少一个大于主参考数目且读取操作的第二数目大于主参考数目时，在步骤S640中操作电路120至140对对应的子块组例如GB0执行测试读取操作。

在步骤S640中，操作电路120至140可以对包括在子块组GB0中的存储块110MB中的与读取操作的第一数目(例如23_GA0_3)大于主参考数目的字线(例如WL3)相邻的字线(例如WL2和WL4)执行测试读取操作。具体地，从第一存储块的相邻字线WL2和WL4至最后的存储块的相邻字线WL2和WL4，操作电路120至140顺序地执行读取操作。

在步骤S650中，操作电路120至140确定分别从包括在子块组GB0中的存储块110MB的字线WL2和WL4输出的数据中包括的错误位的数目是否大于参考值。错误位的数目与参考值的比较可以在操作电路120至140中执行、或者在图8中说明的外部控制器的错误校正电路814中执行。参考值可以小于错误校正电路814可以校正的错误位的最大数目，且被设置为最大数目的70％至80％。

在步骤S650中，当包括小于错误校正电路814可以校正的错误位的最大数目并高于参考值的错误位的数据被检测到时，在步骤S660中，对应的存储块中的数据可以被传送至另一个存储块中。错误校正电路814可以校正数据中的错误位，且操作电路120至140可以将校正过的数据储存在另一个存储块中。

在步骤S650中，当包括小于错误校正电路814可以校正的错误位的最大数目并大于参考值的错误位的数据未被检测到时，测试读取操作完成而不执行步骤S660。而且，测试模式完成。在测试模式完成前，操作电路120至140可以重置与子块组GB0相对应的读取操作的第一数目和读取操作的第二数目。

在步骤S630中，当与子块组GB0相对应的读取操作的第一数目和读取操作的第二数目都小于主参考数目时，上述的步骤S640至S660可以不被执行。反而，在步骤S670中，操作电路120至140可以确定对另一个块组的测试读取操作是否被需要。当对另一个块组的测试读取操作被需要时，在步骤S680中可以执行对该块组的测试读取操作。该实施例将会在以下详细地解释。

参见图1、4和7，在步骤S710中，操作电路120至140可以确定对另一个块组的测试读取操作是否被需要。例如，操作电路120至140可以确定是否有这种子块组：其读取操作的第一数目的至少一个或者读取操作的第二数目大于主参考数目。

更具体地，操作电路120至140确定是否有这种子块组：例如GB3和GB4，尽管其读取操作的第二数目等于或者小于主参考数目，但其读取操作的第二数目大于子参考数目且读取操作的第一数目大于主参考数目。子参考数目可以是主参考数目的60％至90％。

在步骤S720中，操作电路120至140可以对包括在选定的子块组例如GB3中的存储块执行测试读取操作。具体地，操作电路120至140可以对包括在子块组GB3中的第一存储块的字线WL2和WL4至最后的存储块的字线WL2和WL4执行测试读取操作。测试读取操作可以以与图6的步骤S640中说明的相同的方式来执行。

在步骤S730中，操作电路120至140确定分别从包括在子块组GB0中的存储块110MB的字线WL2和WL4输出的数据中包括的错误位数目是否大于参考值。这些操作可以以与图6的步骤S650说明的相同的方式来执行。

在步骤S730中，当包括小于错误校正电路814可以校正的错误位的最大数目并大于参考值的错误位的数据被检测到时，在步骤S740中，对应的存储块中的数据可以被传送至另一个存储块。错误校正电路814可以校正数据中的错误位，且操作电路120至140可以将校正过的数据储存在另一个存储块中。在步骤S730中，当包括小于错误校正电路814可以校正的错误位的最大数目并大于参考值的错误位的数据未被检测到时，步骤S740可以被省略。

在步骤S750中，操作电路120至140确定是否所有子块组的测试读取操作已经被完成。当还留有要执行测试读取操作的子块组例如GB4时，在步骤S760中下一个子块组GB4被选中。然后，上述的步骤S720至S750再次被执行。操作电路120至140可以重置与其中测试读取操作已经被执行的子块组相对应的读取操作的第一数目和读取操作的第二数目。

在另一个实施例中，在步骤S710中，操作电路120至140确定是否有这种子块组：例如GB0，其读取操作的第一数目的至少一个等于或者小于主参考数目并大于子参考数目，且读取操作的第二数目大于主参考数目。

在步骤S720中，操作电路120至140可以对选定的子块组GB0执行测试读取操作。然而，与图6的步骤S640中执行的测试读取操作不同，操作电路120至140可以对与读取操作的第一数目等于或者小于主参考数目并大于子参考数目的字线WL9和WL13相邻的字线WL8、WL10、WL12和WL14顺序地执行测试读取操作。

在步骤S720中，操作电路120至140可以对包括在选中的子块组GB0中的存储块执行测试读取操作。具体地，操作电路120至140可以对包括在子块组GB0中的第一存储块的字线WL8、WL10、WL12和WL14至最后的存储块的字线WL8、WL10、WL12和WL14执行测试读取操作。该测试读取操作可以以与图6的步骤S640中说明的相同的方式执行。

在步骤S730中，操作电路120至140确定分别从包括在子块组GB0中的存储块110MB的字线WL8、WL10、WL12和WL14输出的数据中包括的错误位的数目是否大于参考值。这些操作可以以与图6的步骤S650中说明的相同的方式执行。

在步骤S730中，当包括小于错误校正电路814可以校正的错误位的最大数目并大于参考值的错误位的数据被检测到时，在步骤S740中，对应的存储块中的数据可以被传送至另一个存储块中。

在步骤S750中，操作电路120至140确定是否所有子块组的测试读取操作已经被完成。当操作电路120至140确定所有子块组的测试读取操作已经被完成时，测试读取操作完成。再者，测试模式完成。在测试模式被完成前，操作电路120至140可以重置与其测试读取操作已经被执行了的子块组相对应的读取操作的第一数目和读取操作的第二数目。

当半导体器件执行上述的测试读取操作和数据传送时，数据保存特性可以被改善。

图8是依据本发明的一个实施例来说明存储系统800的框图。

参见图8，存储系统800可以包括非易失性存储器(NVM)件820和存储器控制器810。

NVM器件820可以对应于图1至7所示的半导体器件。存储器控制器810可以控制NVM器820。NVM器820可以与存储器控制器810集成，并用于存储卡或者半导体盘器件，例如固态盘(SSD)。SRAM 811被用作中央处理单元(CPU)812的操作存储器。主机接口813包括连接至存储系统800的主机的数据交换协议。错误校正块(ECC)814检测并校正从NVM器820的一个单元区域读取的数据中的错误。CPU 812执行用于存储器控制器810的数据交换的整个控制操作。

尽管在图8中未显示，本领域技术人员将明白依据本发明的一个实施例的存储系统800还可以包括配置用来存储用于与主机交流的编码数据ROM(未显示)和/或类似者。NVM器820可以被提供作为具有多个闪存芯片的多芯片封装。依据本发明的实施例的存储系统800可以被提供给拥有提升的操作特性的高可靠性储存媒介。特别地，依据本发明的实施例的闪存器件可以形成存储系统，如近来被积极研究的半导体盘器件(SSD)。在这种情况下，存储器控制器810可以通过各种接口协议如USB、MMC、PCI-E、SATA、 PATA、SCSI、ESDI、IDE等中至少一种与外部如主机通信。

图9是说明依据本发明的一个实施例的OneNAND闪存器件900的框图。

OneNAND闪存器件900可以包括主机接口910、缓冲RAM 920、控制器930、寄存器940和NAND闪存单元阵列950。主机接口910使用不同的协议与器件交换整个信息。缓冲RAM 920包括可以驱动存储器或者暂时储存数据的编码。控制器930响应于从外部提供的控制信号和命令来控制读取操作、编程操作和所有的状态。寄存器940储存比如命令和地址的数据、用于在存储器件内部定义系统操作环境的配置、和/或类似者。NAND闪存单元阵列950包括具有非易失性存储器单元和页缓冲器的操作电路。OneNAND闪存器件900响应于来自主机的写入请求来以常规方法对数据编程。

图10是说明依据本发明的一个实施例的计算系统1000的框图。

计算系统1000可以包括电连接至系统总线1060的CPU 1020、RAM 1030、用户接口1040、调制解调器1050(比如基带芯片组)以及存储系统1010。如果计算系统1000是移动设备，可以额外提供被配置来供应电压给计算系统1000的电池(未显示)。尽管在图10中未显示，本领域技术人员将明白依据本发明的实施例的计算系统1000中，还可以提供应用芯片组、摄像图像处理器(CIS)、和/或移动DRAM等。例如，存储系统1010可以被包括在固态驱动(SSD)中，使用图1至7中描述的非易失性存储器来储存数据，或者存储系统1010可以被提供给熔丝闪存器，例如OneNAND闪存器。

依据本发明的一个实施例，半导体器件的数据保存特性可以被提升。

参照以上的典型实施例对本发明进行了解释，对于本领域技术人员明显的是，在不背离本发明的精神和范围下可以对以上描述的本发明的典型实施例做出各种修改。本发明的范围在所附的权利要求书中展现，并旨在本发明涵盖落在权利要求的范围内的所有修改及其等同者。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

存储器阵列，包括多个存储块，其中，所述存储块被归集到子块组且所述子块组被归集到主块组；

操作电路，适用于对包括在所述存储块中的存储器单元执行读取操作和测试读取操作；以及

读取计数器，适用于对相应的主块组中的每个字线的读取操作的第一数目和对相应的子块组的读取操作的第二数目进行计数。

技术方案2.根据技术方案1所述的半导体器件，其中，所述操作电路对选中的存储块执行所述读取操作并对包括所述选中的存储块的子块组执行所述测试读取操作。

技术方案3.根据技术方案1所述的半导体器件，其中，在所述读取操作中，所述操作电路将与包括选中的存储块的选中的主块组相对应的读取操作的所述第一数目与主参考数目相比较，并将与包括所述选中的存储块的选中的子块组相对应的读取操作的所述第二数目与所述主参考数目相比较。

技术方案4.根据技术方案3所述的半导体器件，其中，当读取操作的所述第一数目中至少一个大于所述主参考数目、且读取操作的所述第二数目大于所述主参考数目时，所述操作电路对所述选中的子块组执行所述测试读取操作。

技术方案5.根据技术方案4所述的半导体器件，其中，所述操作电路对包括在所述子块组中的存储块中的与读取操作的所述第一数目大于所述主参考数目的字线相邻的字线执行测试读取操作。

技术方案6.根据技术方案5所述的半导体器件，其中，当从所述相邻字线的存储器单元读取的数据包括等于或者大于参考值的错误位时，所述操作电路将所述数据储存至另一个存储块中。

技术方案7.根据技术方案6所述的半导体器件，其中，所述数据在所述错误位被错误校正电路校正后被储存在所述另一个存储块中。

技术方案8.根据技术方案1所述的半导体器件，其中，所述操作电路对其中读取操作的所述第一数目中至少一个大于所述主参考数目、而读取操作的所述第二数目等于或小于所述主参考数目并大于子参考数目的子块组执行所述测试读取操作。

技术方案9.根据技术方案8所述的半导体器件，其中，所述操作电路对包括在所述子块组中的存储块中的与读取操作的所述第一数目大于所述主参考数目的字线相邻的字线执行测试读取操作。

技术方案10.根据技术方案9所述的半导体存储器，其中，当从所述相邻字线的存储器单元读取的数据包括等于或者大于参考值的错误位时，所述操作电路将所述数据储存在另一个存储块中。

技术方案11.根据技术方案10所述的半导体器件，其中，所述数据在所述错误位被错误校正电路校正后被存储在所述另一个存储块中。

技术方案12.根据技术方案1所述的半导体器件，其中，所述操作电路对其中读取操作的所述第一数目中至少一个等于或者小于主参考数目并大于子参考数目、而读取操作的所述第二数目大于所述主参考数目的子块组执行所述测试读取操作。

技术方案13.根据技术方案12所述的半导体器件，其中，所述操作电路对包括在所述子块组中的存储块中的与读取操作的所述第一数目大于所述子参考数目的字线相邻的字线执行测试读取操作。

技术方案14.根据技术方案13所述的半导体器件，其中，当从所述相邻的字线的存储器单元读取的数据包括等于或者大于参考值的错误位时，所述操作电路将所述数据储存在另一个存储块中。

技术方案15.根据技术方案14所述的半导体器件，其中，所述数据在所述错误位被错误校正电路校正后被储存在所述另一个存储块中。

技术方案16.根据技术方案1所述的半导体器件，其中，所述读取计数器包括：第一储存部分，适用于储存读取操作的所述第一数目；以及第二储存部分，适用于储存读取操作的所述第二数目。

技术方案17.根据技术方案1所述的半导体器件，其中，在所述测试读取操作被执行后，读取操作的所述第一数目和读取操作的所述第二数目被重置。

技术方案18.一种半导体器件，包括：

存储器阵列，包括多个存储块，其中，所述存储块被归集到子块组，且所述子块组被归集到主块组：以及

操作电路，适用于：对包括在所述存储块中的存储器单元执行读取操作和测试读取操作，并对相应的主块组中的每个字线的读取操作的第一数目以及对相应的子块组的读取操作的第二数目进行计数，

其中，所述操作电路对读取操作的所述第一数目或者读取操作的所述第二数目大于主参考数目的子块组执行所述测试读取操作。

技术方案19.根据技术方案18所述的半导体器件，其中，所述操作电路对包括在所述子块组中的存储块中的与读取操作的所述第一数目大于所述主参考数目的字线相邻的字线执行测试读取操作。

技术方案20.根据技术方案19所述的半导体器件，其中，当从所述相邻字线的存储器单元读取的数据包括等于或者大于参考值的错误位时，所述错误位被错误校正电路校正后，所述操作电路将所述数据储存在另一个存储块中。