1.一种非易失性半导体存储器，其特征在于，具备：
半导体基板；
所述半导体基板内的第1基板区域；
所述第1基板区域内的第1单元部件，包括第1存储器单元以及第1晶体管，该第1晶体管将控制端子与第1字线连接，并将所述第1基板区域作为沟道而对所述第1存储器单元供给读出电流或者写入电流；以及
基板电位设定电路，在对所述第1存储器单元供给所述读出电流时，将所述第1基板区域设定为第1基板电位，在对所述第1存储器单元供给所述写入电流时，将所述第1基板区域设定为与所述第1基板电位不同的第2基板电位。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是P型，所述第1晶体管是N沟道型FET，所述第1基板电位以及第2基板电位是正电位，所述第2基板电位的绝对值大于所述第1基板电位的绝对值。
3.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在通过所述读出电流或者所述写入电流而所述第1存储器单元的读出或者写入完成之后，所述基板电位设定电路将所述第1基板区域设定为负电位。
4.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是N型，所述第1晶体管是P沟道型FET，所述第1基板电位以及第2基板电位是负电位，所述第2基板电位的绝对值大于所述第1基板电位的绝对值。
5.根据权利要求4所述的非易失性半导体存储器，其特征在于，
在通过所述读出电流或者所述写入电流而所述第1存储器单元的读出或者写入完成之后，所述基板电位设定电路将所述第1基板区域设定为正电位。
6.根据权利要求1至5中的任意一项所述的非易失性半导体存储器，其特征在于，
所述基板电位设定电路在将所述第1基板区域设定为所述第1基板电位或者第2基板电位之后，将所述第1基板区域设定为与所述第1基板电位以及第2基板电位不同的第3基板电位。
7.根据权利要求6所述的非易失性半导体存储器，其特征在于，还具备：
所述半导体基板内的第2基板区域，与所述第1基板区域电分离；以及
所述第2基板区域内的第2单元部件，包括第2存储器单元以及第2晶体管，该第2晶体管将控制端子与第2字线连接，并且将所述第2基板区域作为沟道而对所述第2存储器单元供给读出电流或者写入电流，
在对所述第1存储器单元供给所述读出电流或者所述写入电流时，所述基板电位设定电路将所述第2基板区域设定为所述第3基板电位。
8.根据权利要求1至7中的任意一项所述的非易失性半导体存储器，其特征在于，
还具备开关元件，该开关元件将控制端子与所述第1字线连接，并将所述第1基板电位或者第2基板电位传递给所述第1基板区域。
9.根据权利要求1至8中的任意一项所述的非易失性半导体存储器，其特征在于，
所述第1存储器单元以及第2存储器单元分别具备具有不变的磁化的第1磁性层、具有可变的磁化的第2磁性层以及所述第1磁性层以及第2磁性层之间的非磁性层。
10.一种非易失性半导体存储器，其特征在于，具备：
半导体基板；
所述半导体基板内的第1基板区域；
所述第1基板区域内的第1单元部件，包括第1存储器单元以及第1晶体管，该第1晶体管将控制端子与第1字线连接，并将所述第1基板区域作为沟道而对所述第1存储器单元供给读出电流或者写入电流；以及
开关元件，控制端子与所述第1字线连接，在对所述第1存储器单元供给所述读出电流或者所述写入电流时，将所述第1字线的电位传送给所述第1基板区域。
11.根据权利要求10所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是P型，所述第1晶体管是N沟道型FET，所述第1字线的电位是正电位。
12.根据权利要求10所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是N型，所述第1晶体管是P沟道型FET，所述第1字线的电位是负电位。
13.根据权利要求10所述的非易失性半导体存储器，其特征在于，还具备：
所述半导体基板内的第2基板区域，与所述第1基板区域电分离；以及
所述第2基板区域内的第2单元部件，包括第2存储器单元以及第2晶体管，该第2晶体管将控制端子与第2字线连接，并将所述第2基板区域作为沟道而对所述第2存储器单元供给所述读出电流或者所述写入电流，
在对所述第1存储器单元供给所述读出电流或者所述写入电流时，所述第2基板区域被设定为与所述第1字线的电位不同的电位。