信号移位电路、基底芯片以及包括其的半导体系统的制作方法

本申请要求2015年12月23日提交的申请号为10-2015-0185165的韩国专利申请的优先权，其通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种信号移位电路、基底芯片以及包括其的半导体系统。

背景技术：

图1是示出包括多个芯片的半导体系统的示图，所述多个芯片包括基底芯片BASE和四个核心芯片CORE0至CORE3。

核心芯片CORE0至CORE3顺序地层叠在基底芯片BASE之上。每个核心芯片包括多个存储体(未示出)。基底芯片BASE负责与半导体封装体的外部通信。基底芯片BASE可以响应于从外部提供的命令和地址而产生用于控制所述多个核心芯片CORE0至CORE3的信号，且可以经由通孔TSV将产生的信号发送给各个核心芯片CORE0至CORE3，或者在所述多个核心芯片CORE0至CORE3与外部设备之间传送数据。

在写入操作期间，半导体系统通常使用数据选通信号以精确地识别从外部提供的数据。数据选通信号与数据一起从芯片组传输给半导体封装体，且在一个时钟周期期间数据选通信号在两个状态之间切换。数据和外部时钟经由不同的传输线从芯片组传输给半导体存储器件。因不同传输线的传输速度的差异而导致在数据的识别中产生错误。相应地，芯片组经由数据选通信号的传输线将数据选通信号传送给半导体系统，数据选通信号的传输线类似于用于传输数据的传输线。选通信号编码允许半导体系统更精确地识别数据。

在半导体系统包括图1中所示的多个芯片的情况下，数据和数据选通信号经由基底芯片BASE来提供给核心芯片CORE0至CORE3。因此，因为数据选通信号从基底芯片BASE传送给核心芯片CORE0至CORE3的全部，所以核心芯片CORE0至CORE3中的每个需要接收数据选通信号的一部分。在这种情况下，裕度可能由于半导体系统的内部时钟与数据选通信号之间的相位差而减小。

技术实现要素：

各种实施例针对一种信号移位电路、基底芯片和半导体系统，在将存储体选择信号移位时，其能够根据具有渐变相位的多个参考时钟来逐渐改变移位的存储体选择信号的相位，从而甚至在参考时钟改变时仍能防止错误。

在一个实施例中，一种信号移位电路可以包括：存储体选择信号发生单元，适用于响应于存储体地址和内部写入信号来产生同步于第一时钟的存储体选择信号；以及移位器件，适用于通过根据时延信息将存储体选择信号移位若干次来产生移位的存储体选择信号，以及适用于每当将存储体选择信号移位一次或更多次，使移位的存储体选择信号的相位提前，使得移位的存储体选择信号与具有比第一时钟相位领先的相位的第二时钟同步。

在一个实施例中，一种半导体系统可以包括：基底芯片，适用于：传送写入选通信号；根据时延信息通过将与延迟的内部时钟同步的多个存储体选择信号移位若干次来产生多个移位的存储体选择信号，所述延迟的内部时钟从内部时钟来延迟；以及多个核心芯片，分别包括多个存储体，且层叠在基底芯片之上，以及适用于分别根据所述多个移位的存储体选择信号和写入选通信号来接收写入数据，其中，每当将所述多个存储体选择信号移位一次或更多次时，基底芯片使多个移位的存储体选择信号的相位提前，使得多个移位的存储体选择信号与具有比延迟的内部时钟的相位领先的相位的内部时钟同步。

在一个实施例中，一种信号移位电路可以包括串联耦接的多个移位单元，且适用于将输入信号移位并输出移位的信号，其中，所述多个移位单元之中的一个或更多个将各个输入信号移位，以及其中，所述多个移位单元分别同步于具有顺序不同的相位的第一时钟至第N时钟来操作，以通过顺序地改变与第一时钟同步的输入信号的相位来产生与第N时钟同步的移位信号。

附图说明

图1是示出包括多个芯片的半导体系统的示图。

图2是示出根据本发明的一个实施例的信号移位电路的配置的示图。

图3是示出图2的信号移位电路中使用的时钟之间的相位关系的示图。

图4是示出根据本发明的一个实施例的基底芯片的配置的示图。

图5是示出根据本发明的一个实施例的半导体系统的配置的示图。

图6是图示图5的半导体系统的操作的示图。

图7是示出根据本发明的一个实施例的信号移位电路的配置的示图。

图8是示出根据本发明的另一实施例的信号移位电路的配置的示图。

图9是示出图7和图8的信号移位电路中使用的时钟之间的相位关系的示图。

具体实施方式

下面将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，提供这些实施例使得本公开将是彻底且完整的，且这些实施例将把本发明充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。

将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等来描述各种元件，但这些元件不受这些术语的限制。这些术语是用来将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称作第二元件或第三元件。

本文中使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所使用，除非上下文清楚地另外指出，否则单数形式意在也包括复数形式。

还将理解的是，当在此说明书中使用术语“包含”、“包含有”、“包括”和“包括有”时，指定存在所陈述的元件，而非排斥存在或添加一个或更多个其他元件。如本文中所使用，术语“和/或”包括相关联的列出项中的一个或更多个的任意组合或全部组合。

除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员通常所理解的意思相同的意思。还将理解的是，诸如在通用词典中定义的术语应当被解释为具有与它们的相关领域的环境中的意思一致的意思，而将不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。

在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本发明。在其他情况下，未详细描述公知的工艺结构和/或工艺，以免必要地混淆本发明。

在一些情况下，对本领域技术人员将明显的是，除非另外具体指出，否则与特定实施例有关的描述元件可以单独使用，或者可以与其他实施例结合使用。

在下文中，将参照附图来详细地描述本发明的各种实施例。

现在参见图2，根据本发明的一个实施例，提供了一种信号移位电路，该信号移位电路一般用数字200来标示。

根据图2的实施例，信号移位电路200可以包括存储体选择信号发生单元210和移位器件220。

存储体选择信号发生单元210可以响应于存储体地址BK_ADD和内部写入信号ITW而产生与第一时钟ICK同步的存储体选择信号IWT_SUM。为了这种操作，存储体选择信号发生单元210可以包括解码器211和信号组合单元212。解码器211可以通过将存储体地址BK_ADD解码来产生切片信号SLICE。当存储体地址BK_ADD的值具有特定值时，解码器211可以使能切片信号SLICE，而当存储体地址BK_ADD的值具有除该特定值之外的值时，解码器211可以禁止切片信号SLICE。信号组合单元212可以通过将内部写入信号ITW与切片信号SLICE进行组合来产生存储体选择信号IWT_SUM。内部写入信号ITW和存储体选择信号IWT_SUM二者可以与第一时钟ICK同步。

移位器件220根据时延信息LAT<0:6>通过移位存储体选择信号IWT_SUM来产生移位的存储体选择信号BKSEL。每当移位器件220将存储体选择信号IWT_SUM移位多于一次时，移位器件220就可以使移位的存储体选择信号BKSEL的相位提前，使得移位的存储体选择信号BKSEL与第二时钟FCK同步，所述第二时钟FCK具有领先于第一时钟ICK相位的相位。

移位器件220可以通过将存储体选择信号IWT_SUM移位多于两次来产生移位的存储体选择信号BKSEL。每当移位器件220将存储体选择信号IWT_SUM移位一次时，移位器件220就可以使移位的存储体选择信号BKSEL的相位维持或提前。每当移位器件220将存储体选择信号IWT_SUM移位时，移位器件220可以通过逐渐改变移位的存储体选择信号BKSEL的相位来产生移位的存储体选择信号BKSEL。

为了这种操作，移位器件220可以包括多个移位单元221_0至221_6和多个选择单元220_0至222_6。多个移位单元221_0至221_6可以串联耦接。多个选择单元222_0至222_6分别对应于时延信息LAT<0:6>。例如，对于具有二进制值“0”的时延信息LAT<0:6>中的每个时延信息，多个选择单元222_0至222_6中的对应的一个可以经由端子0将存储体选择信号IWT_SUM传送给移位单元221_0至221_6中的对应的一个。对于具有二进制值“1”的时延信息LAT<0:6>中的每个时延信息，多个选择单元222_0至222_6中的对应的一个可以经由端子1将从前一级移位单元输出的信号传送给移位单元221_0至221_6中的对应的一个。移位单元221_0至221_6中的每个可以包括D触发器。

时延信息LAT<0:6>表示为了产生移位的存储体选择信号BKSE而存储体选择信号IWT_SUM经历的移位的数量。

例如，如果移位的存储体选择信号BKSEL要通过将存储体选择信号IWT_SUM移位6次来产生，则时延信息LAT<0:6>可以具有二进制值“0111111”(按照从LAT<6>至LAT<0>的次序)。在这种情况下，仅选择单元222_6经由端子0将存储体选择信号IWT_SUM传送给对应的移位单元221_6。其余的选择单元222_0至222_5中的每个经由端子1将其前一级的信号传送给多个移位单元221_0至221_5之中的对应的下一级移位单元。具体地，选择单元222_5将移位单元221_6的信号传送给移位单元221_5，选择单元222_4将移位单元221_5的信号传送给移位单元221_4，选择单元222_3将移位单元221_4的信号传送给移位单元221_3，选择单元222_2将移位单元221_3的信号传送给移位单元221_2，选择单元222_1将移位单元221_2的信号传送给移位单元221_1，以及选择单元222_0将移位单元221_1的信号传送给移位单元221_0。因此，存储体选择信号IWT_SUM可以通过六个移位单元221_0至221_5移位六次。

对于另一示例，如果移位的存储体选择信号BKSEL要通过将存储体选择信号IWT_SUM移位三次来产生，则时延信息LAT<0:6>可以具有二进制值“0000111”(按照从LAT<6>至LAY<0>的次序)。在这种情况下，存储体选择信号IWT_SUM可以通过三个移位单元221_0至221_2移位三次。对于又一示例，如果移位的存储体选择信号BKSEL要通过将存储体选择信号IWT_SUM移位一次来产生，则时延信息(LAT<0:6>)可以具有二进制值“0000001”(按照从LAT<6>至LAT<0>的次序)。在这种情况下，存储体选择信号IWT_SUM可以通过单个移位单元221_0移位一次。

以供参考，在半导体存储系统中，半导体器件通过交换信号来操作。闲置时间(standby time)已经被定义为在施加特定信号之后至执行与该特定信号相对应的操作之前。这种闲置时间被称作时延。例如，在半导体存储系统中，在施加读取命令之后至实际输出数据之前的时间被称作CAS时延，而在施加写入命令之后至实际输入数据之前的时间被称作写入时延。

多个移位单元221_0至221_6中的每个可以同步于多个时钟ICK、FCK以及FCKD1至FCKD3中的对应的时钟来移位输入信号。在这种情况下，中间时钟FCKD1至FCKD3中的每个可以具有第一时钟ICK与第二时钟FCK之间的相位。最前级的移位单元221_6可以与第一时钟ICK同步。最后级的移位单元221_0可以与第二时钟FCK同步。耦接在最前级的移位单元221_6与最后级的移位单元221_0之间的移位单元221_1至221_5中的每个可以与这样的时钟同步，即该时钟具有比与前一级的移位单元同步的时钟领先或相同的相位。

例如，第四级的移位单元221_3可以与具有比与第三级的移位单元221_4同步的时钟领先或相同的相位的时钟同步。

从移位单元221_0至221_6输出的信号的相位分别与与移位单元221_0至221_6同步的对应的时钟的相位同步。相应地，移位单元221_0至221_6中的每个的输出信号的相位可以通过改变对应时钟的相位来改变。

图2示出了这样的示例：移位单元221_6、221_5和221_4同步于第一时钟ICK来操作，移位单元221_3同步于中间时钟FCKD3来操作，移位单元221_2同步于中间时钟FCKD2来操作，移位单元221_1同步于中间时钟FCKD1来操作，而移位单元221_0同步于第二时钟FCK来操作。在这种情况下，各个时钟的相位按照时钟ICK、FCKD3、FCKD2、FCKD1和FCK的次序来向后提前。中间时钟FCKD1至FCKD3中的每个可以通过将第二时钟FCK延迟不同延迟量来产生。出于此目的，可以使用延迟单元DLY1至DLY3。

如上所述，由于分别用于移位单元221_0至221_6的时钟FCK、FCKD1、FCKD2、FCKD3和ICK的相位变得提前，因此每当存储体选择信号IWT_SUM被移位时，与第一时钟ICK同步的信号可以通过使存储体选择信号IWT_SUM的相位提前来与第二时钟FCK逐渐同步。在这种情况下，相比于与第一时钟ICK同步的信号同时地与第二时钟FCK同步的情况，可以减少因裕度而出现的问题。

图3是示出图2的信号移位电路中使用的时钟ICK、FCKD3、FCKD2、FCKD1和FCK之间的相位关系的示图。

参见图3，时钟ICK、FCKD3、FCKD2、FCKD1和FCK的相位按照所列举的次序逐渐提前。第一时钟ICK与第二时钟FCK的相位之差可以小于1tCK(1tCK是与第一时钟ICK和第二时钟FCK的一个周期相对应的时间)。图4是示出根据本发明的一个实施例的通常用数字400来标示的基底芯片的配置的示图。

参见图4，基底芯片400可以包括第一缓冲器410、第二缓冲器420、多个第三缓冲器430_0至430_A、内部命令信号发生单元440、存储体选择信号发生单元450和多个移位单元460_0至460_3。

第一缓冲器410可以将写入选通信号WDQS传送给核心芯片CORE0至CORE3。第二缓冲器420可以接收外部时钟ECK并产生内部时钟FCK，内部时钟FCK对应于图2和图3中的第二时钟FCK。多个第三缓冲器430_0至430_A可以将数据DATA传送给核心芯片CORE0至CORE3。

内部命令信号发生单元440可以包括命令/地址锁存器单元441和命令解码器442。命令/地址锁存器单元441可以锁存和输出从外部提供的命令/地址信号CAs。命令解码器442可以使用从命令/地址锁存器单元441输出的命令/地址信号CAs来产生内部写入信号ITW。在这种情况下，命令/地址锁存器单元441和命令解码器442可以同步于时钟来操作。命令/地址锁存器单元441可以同步于外部时钟ECK来操作。命令解码器442可以同步于从命令/地址锁存器单元441输出的时钟ICK2来操作。内部命令信号发生单元440可以将外部时钟ECK延迟以产生延迟的内部时钟ICK，该延迟的内部时钟ICK对应于图2和图3中的第一时钟ICK。

存储体选择信号发生单元450可以响应于存储体地址BK_ADD和内部写入信号ITW而产生与第一时钟ICK同步的多个存储体选择信号IWT_SUM<0:3>。多个存储体选择信号IWT_SUM<0:3>可以分别对应于核心芯片CORE0至CORE3。存储体选择信号发生单元450可以以类似于图2的存储体选择信号发生单元210的方式来操作。

多个移位单元460_0至460_3中的每个的配置和操作可以与图2的移位器件220相同。多个移位单元460_0至460_3中的每个可以通过将存储体选择信号IWT_SUM<0:3>中的每个移位若干次(该次数由对应的时延信息LAT<0:6>来表示)来产生移位的存储体选择信号BKSEL<0:3>中的每个。在这种情况下，移位的存储体选择信号BKSEL<0:3>可以为与第二时钟FCK同步的信号。

基底芯片BASE可以产生并输出多个移位的存储体选择信号BKSEL<0:3>至各个核心芯片CORE0至CORE3。此外，基底芯片BASE可以将写入选通信号WDQS和数据DATA发送给核心芯片CORE0至CORE3。在基底芯片BASE与核心芯片之间传输的信号以及在核心芯片之间传输的信号可以经由通孔(在图4中未示出)来传输。

图5是示出根据本发明的一个实施例的半导体系统的配置的示图。

根据图5的实施例，半导体系统可以包括基底芯片BASE和多个核心芯片CORE0至CORE3。虽然在图5的实施例中仅示出了四个核心芯片，但我们注意到核心芯片的数量可以通过设计来改变。

多个核心芯片CORE0至CORE3可以顺序地层叠在基底芯片BASE之上，且分别包括多个存储体BKs和芯片写入选通信号发生单元510至540。存储体BKs可以包括用于储存和输出数据的多个存储单元(在图5中未示出)。

芯片写入选通信号发生单元510至540可以分别响应于移位的存储体选择信号BKSEL<0:3>和写入选通信号WDQS而产生用于核心芯片CORE0至CORE3的芯片写入选通信号WDQS_S0至WDQS_S3。芯片CORE0至CORE3可以分别响应于芯片写入选通信号WDQS_S0至WDQS_S3来接收要写入的数据。

图6是图示图5的半导体系统的操作的示图。

参见图6，可以切换写入选通信号WDQS以用于将数据传输给包括在核心芯片CORE0至CORE3中的存储体BKs。

在图6中，写入选通信号WDQS的第一切换是先导，其第二切换可以对应于要传输给包括在核心芯片CORE0中的存储体的数据，其第三切换可以对应于要传输给包括在核心芯片CORE1中的存储体的数据，其第四切换可以对应于要传输给包括在核心芯片CORE2中的存储体的数据，以及其第五切换可以对应于要传输给包括在核心芯片CORE3中的存储体的数据。

在这种情况下，移位的存储体选择信号BKSEL<0:3>分别通过多个移位单元460_0至460_3来产生。移位的存储体选择信号BKSEL<0:3>可以被传输给各个核心芯片CORE0至CORE3。核心芯片CORE0至CORE3可以使用写入选通信号WDQS和各个移位的存储体选择信号BKSEL<0:3>来产生各个芯片写入选通信号WDQS_S0至WDQS_S3。

图7是示出根据本发明的一个实施例的通常由数字700来标示的信号移位电路的配置的示图。

参见图7，信号移位电路可以包括多个移位单元710至750和多个选择单元701至705。多个移位单元710至750可以同步于多个时钟A_CK至E_CK中的对应时钟来执行移位。在这种情况下，由移位单元710至750中的一个移位单元所移位的信号的相位可以与时钟A_CK至E_CK中与该移位单元同步的对应时钟的相位相同。

图7的信号移位电路可以根据移位信息SFT<0:4>来选择多个移位单元710至750中的一个或更多个以将输入信号SIG移位。

在第一实施例中，当移位单元710至750同步于各个时钟A_CK至E_CK来操作且输入信号SIG要与时钟E_CK同步时，移位单元710至750顺序地同步于时钟E_CK、时钟D_CK、时钟C_CK、时钟B_CK和时钟A_CK来移位输入信号SIG。相应地，分别由移位单元710至750移位的信号的相位根据按照此次序的时钟E_CK、时钟D_CK、时钟C_CK、时钟B_CK和时钟A_CK的相位来顺序地改变，从而图7的信号移位电路的输出信号或移位信号SHT_SIG与时钟A_CK同步。

在第二实施例中，当移位单元710至750同步于各个时钟E_CK至A_CK来操作且输入信号SIG要与时钟A_CK同步时，移位单元710至750顺序地同步于时钟A_CK、时钟B_CK、时钟C_CK、时钟D_CK和时钟E_CK来将输入信号SIG移位。相应地，分别由移位单元710至750移位的信号的相位根据按照此次序的时钟A_CK、时钟B_CK、时钟C_CK、时钟D_CK和时钟E_CK的相位来顺序地改变，从而移位信号SHT_SIG与时钟E_CK同步。

当假设在多个时钟A_CK至E_CK之中时钟E_CK的相位提前最多时，且时钟D_CK至A_CK的相位按照时钟D_CK、时钟C_CK、时钟B_CK和时钟A_CK的次序逐渐滞后，如图9中所示例的。相应地，在第一实施例中，移位信号的相位可以逐渐滞后，而在第二实施例中，移位信号的相位可以逐渐提前。

如上所述，通过具有顺序领先或滞后的相位的多个时钟来逐渐移位信号，可以防止裕度的降低，以及可以改变已经与信号同步的时钟的相位。

图8是示出根据本发明的另一实施例的信号移位电路的配置的示图。

参见图8，信号移位电路可以包括多个移位单元810至850。多个移位单元810至850可以同步于多个时钟A_CK至E_CK中的各个时钟来执行移位。图8的信号移位电路与图7的移位电路具有相同的操作，不同在于：图8的信号移位电路不能选择用来移位输入信号SIG的移位单元，而是该信号移位电路通过总是使用全部移位单元810至850来将输入信号SIG移位而产生移位信号SHT_SIG。

图9是示出图7和图8的信号移位电路中使用的时钟之间的相位关系的示图。

参见图9，时钟A_CK、B_CK、C_CK、D_CK和E_CK的相位可以按照所列举的次序逐渐提前，且时钟A_CK与时钟E_CK的相位之差可以小于1tCK。

在将存储体选择信号移位时，此技术可以在通过逐渐改变存储体选择信号的相位来改变与存储体选择信号同步的参考时钟时，防止因参考时钟的相位差而导致的问题。

虽然已经出于说明的目的而描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离所附权利要求中所限定的本发明的精神和/或范围的情况下，可以作出各种改变和修改。