用于初始化通道的3d半导体装置的制造方法
【专利说明】用于初始化通道的3D半导体装置
[0001]相关申请的交叉引用
[0002]本申请要求2013年12月30日向韩国知识产权局提交的申请号为10-2013-0166562的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及一种半导体装置，并且更具体地涉及一种层叠有多个裸片的3D (三维)半导体装置。
【背景技术】
[0004]为了提高半导体装置的集成度，已经开发了多个芯片层被层叠且封装在单个封装体中的3D(三维)半导体装置以提高集成度。近来，现有技术中已经公开了 TSV(穿通硅通孔)型半导体装置，其中形成有穿通硅通孔以穿通多个层叠的芯片，使得所有的芯片彼此电连接。
[0005]3D半导体装置包括多个层叠裸片和对外部器件和层叠裸片之间的通信中继的基底裸片。
[0006]在半导体制造过程中用于制造具有相同结构的芯片的成本方面，这是有利的。
【发明内容】
[0007]在一个实施例中，一种半导体装置包括形成有预定数目个通道的多个层叠裸片。所述半导体装置还包括被配置成将未与层叠裸片电连接的通道初始化的基底裸片。
[0008]在一个实施例中，一种半导体装置包括彼此层叠且形成有多个输出通道的基底裸片和至少一个层叠裸片。另外，至少一个层叠裸片将与至少一个层叠裸片电耦接的输出通道初始化，基底裸片将未与至少一个层叠裸片电耦接的输出通道初始化。
[0009]在一个实施例中，一种半导体装置包括彼此层叠且形成有第一输入通道至第η输入通道和第一输出通道至第η输出通道的基底裸片和第一层叠裸片至第m层叠裸片。半导体装置还包括与第一输入通道至第m输入通道中的至少一个以及第一输出通道至第m输出通道中的至少一个电耦接的第一层叠裸片至第m层叠裸片。另外，η是大于或等于3的整数，且m是小于η的整数。此外，第一层叠裸片至第m层叠裸片将第一输出通道至第m输出通道初始化，而基底裸片将第m+1输出通道至第η输出通道初始化。
【附图说明】
[0010]图1是示出根据本公开的一个实施例的半导体装置的配置的图；
[0011]图2是示出根据本公开的一个实施例的半导体装置的配置的图；以及
[0012]图3说明采用根据本发明的一个实施例的存储器控制器电路的系统的框图。
【具体实施方式】
[0013]在下文中，将参照附图通过各种实施例来描述根据本公开的用于将通道初始化的3D半导体装置。本文描述了可以将所有通道初始化而与彼此层叠的层叠裸片的数目无关的3D半导体装置。
[0014]在图1中，根据一个实施例的3D半导体装置I可以包括基底裸片110以及第一层叠裸片120至第四层叠裸片150。基底裸片110可以控制第一层叠裸片120至第四层叠裸片150的相应操作。基底裸片110还可以对信号的发送和接收进行中继。例如，信号的中继发送和中继接收可以包括外部器件(未示出)和第一层叠裸片120至第四层叠裸片150之间的数据通信。第一层叠裸片120至第四层叠裸片150可以具有相同的结构。第一层叠裸片120至第四层叠裸片150可以通过由基底裸片110控制来执行它们的内部功能。尽管在实施例中示出半导体装置I包括一个基底裸片110和四个层叠裸片120至150，但是本公开不限于此。此外，基底裸片和层叠裸片的数目可以根据半导体装置产品来改变。
[0015]基底裸片110和第一层叠裸片120至第四层叠裸片150可以彼此层叠。另外，基底裸片110和第一层叠裸片120至第四层叠裸片150可以被封装成单个封装体中，以构成单个半导体装置。3D半导体装置I可以被实现为系统级封装、倒装芯片封装、多芯片封装、层叠封装等的形式。
[0016]基底裸片110可以是存储器控制器或主机处理器。基底裸片110可以包括:中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、至少一个处理器内核、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)或特定应用的1C。
[0017]层叠裸片120至150可以是存储器。层叠裸片120至150中的每个可以包括易失性随机存取存储器件，诸如DRAM(动态随机存取存储器)。此外，层叠裸片120至150中的每个可以包括非易失性随机存取存储器，诸如PCRAM(相变随机存取存储器)、ReRAM(阻变随机存取存储器)、FeRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)以及STTRAM(自旋转移力矩随机存取存储器)或与非型(NAND)快闪存储器。
[0018]基底裸片110和第一层叠裸片120至第四层叠裸片150可以被形成有多个通道。参见图1，第一通道至第四通道ICHl至ICH4和OCHl至0CH4形成在基底裸片110和第一层叠裸片120至第四层叠裸片150中。第一通道至第四通道ICHl至ICH4和OCHl至0CH4可以是与基底裸片110和第一层叠裸片120至第四层叠裸片150电耦接的信号路径。第一通道至第四通道ICHl至ICH4和OCHl至0CH4可以利用导线或穿通硅通孔。具体地，在一个实施例中，第一通道至第四通道ICHl至ICH4和OCHl至0CH4可以是穿通硅通孔。基底裸片110可以与第一通道至第四通道ICHl至ICH4和OCHl至0CH4共同电耦接。另外，第一通道至第四通道ICHl至ICH4和OCHl至0CH4可以与外部器件电耦接，外部器件与半导体装置I电耦接。
[0019]第一层叠裸片120至第四层叠裸片150可以彼此独立地操作和执行功能。基底裸片110可以通过第一通道至第四通道ICHl至ICH4和OCHl至0CH4来单独地控制第一层叠裸片120至第四层叠裸片150。第一层叠裸片120至第四层叠裸片150可以与第一通道至第四通道ICHl至ICH4和OCHl至0CH4电耦接。第一层叠裸片120可以与第一通道ICHl和OCHl电耦接。第二层叠裸片130可以与第二通道ICH2和0CH2电耦接。第三层叠裸片140可以与第三通道ICH3和0CH3电耦接。另外，第四层叠裸片150可以与第四通道ICH4和0CH4电耦接。第一通道至第四通道ICHl至ICH4和OCHl至0CH4可以包括第一输入通道ICHl至第四输入通道ICH4和第一输出通道OCHl至第四输出通道0CH4。第一输入通道ICH1至第四输入通道ICH4提供信号路径，所述信号路径是从外部器件接收的输入信号IN〈1:4>通过基底裸片110被传输至第一层叠裸片120至第四层叠裸片150。另外，第一输出通道OCHl至第四输出通道0CH4提供信号路径。所述信号路径是从第一层叠裸片120至第四层叠裸片150输出的信号通过基底裸片110作为输出信号0UT〈1:4>被传输至外部器件。
[0020]第一层叠裸片120至第四层叠裸片150可以分别作为单独的队列或组来操作。由于第一层叠裸片120至第四层叠裸片150分别与第一通道至第四通道ICHl至ICH4和OCHl至0CH4电耦接，所以它们可以从基底裸片110接收不同的信号。第一层叠裸片120至第四层叠裸片150还可以执行不同的操作。更具体地，当需要第二层叠裸片130操作时，基底裸片110可以将第二层叠裸片130操作需要的信号通过第二输入通道ICH2传送至第二层叠裸片130。此外，基底裸片110可以通过第二输出通道0CH2接收从第二层叠裸片130输出的信号。
[0021]第一输入通道ICHl至第四输入通道ICH4和第一输出通道OCHl至第四输出通道0CH4可以通过由金属形成的重分布层来改变其位置。具体地，在第一层叠裸片120中，第一输入通道ICHl可以通过重分布层而被改变至最右边的位置。重分布层可以形成在第一层叠裸片120的底部上。另外，重分布层的位置可以通过分别形成在第二层叠裸片130至第四层叠裸片150的底部上的重分布层而顺序向左改变。通过重分布层和通道的这种结构，所有的第一层叠裸片120至第四层叠裸片150可以具有相同结构。
[0022]基底裸片110可以包括输入缓冲器111、输出缓冲器112和输入初始化单元113。输入缓冲器111可以与第一输入通道ICHl至第四输入通道ICH4电耦接。输入缓冲器111还可以缓冲从外部器件接收的输入信号IN〈1:4>。另外，输入缓冲器111可以将缓冲的信号传送至与当前需要操作的层叠裸片电耦接的通道。输出缓冲器112可以与第一输出通道OCHl至第四输出通道0CH4电耦接。输出缓冲器112还可以接收和缓冲从当前操作的层叠裸片输出的信号。此外，输出缓冲器112可以将输出信号0UT〈1:4>输出至外部设备。
[0023]输入初始化单元113可以与第一输入通道ICHl至第四输入通道ICH4电耦接。输入初始化单元113也可以响应于加电信号PWR而将第一输入通道ICHl至第四输入通道ICH4初始化。加电信号PWR是以下的信号:可以在电源被施加至半导体装置I且电源的电压电平稳定时被产生成将半导体装置I中的电路初始化的信号。加电信号PWR可以通过外部设备被输入至半导体装置1