了某些实施例，但对于本领域的技术人员将理解的是，描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文中所述的用于将通道初始化的3D半导体装置。确切地说，应当仅根据所附的权利要求并结合以上描述和附图来限定用于本文中所述的用于将通道初始化的3D半导体装置。
[0039]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0040]技术方案1.一种半导体装置，包括:
[0041 ] 多个层叠裸片，其被形成有预定数目个通道；以及
[0042]基底裸片，其被配置成将未与所述层叠裸片电耦接的通道初始化。
[0043]技术方案2.如技术方案I所述的半导体装置，其中，所述基底裸片将与所述多个层叠裸片分别电耦接的输入通道初始化。
[0044]技术方案3.如技术方案I所述的半导体装置，其中，所述多个层叠裸片将分别与所述多个层叠裸片电耦接的输出通道初始化。
[0045]技术方案4.一种半导体装置，包括:
[0046]基底裸片和至少一个层叠裸片，所述基底裸片和所述至少一个层叠裸片被彼此层叠并且被形成有多个输出通道，
[0047]其中，所述至少一个层叠裸片将与所述至少一个层叠裸片电耦接的输出通道初始化，而所述基底裸片将未与所述至少一个层叠裸片电耦接的输出通道初始化。
[0048]技术方案5.如技术方案4所述的半导体装置，其中，所述至少一个层叠裸片包括:
[0049]输出初始化单兀，其响应于加电信号而将与所述至少一个层叠裸片电I禹接的输出通道初始化。
[0050]技术方案6.如技术方案4所述的半导体装置，其中，所述基底裸片包括:
[0051]输出初始化单兀，基于所述加电信号和层叠信息而将未与所述至少一个层叠裸片电耦接的输出通道初始化。
[0052]技术方案7.—种半导体装置，包括:
[0053]基底裸片和第一层叠裸片至第m层叠裸片，所述基底裸片和所述第一层叠裸片至所述第m层叠裸片彼此层叠且形成有第一输入通道至第η输入通道和第一输出通道至第η输出通道，所述第一层叠裸片至所述第m层叠裸片与所述第一输入通道至所述第m输入通道中的至少一个和所述第一输出通道至所述第m输出通道中的至少一个电耦接；
[0054]其中，η是大于或等于3的整数，且m是小于η的整数，以及
[0055]其中，所述第一层叠裸片至所述第m层叠裸片将所述第一输出通道至所述第m输出通道初始化，而所述基底裸片将第m+1输出通道至第η输出通道初始化。
[0056]技术方案8.如技术方案7所述的半导体装置，其中，所述基底裸片包括:
[0057]输出初始化控制单元，其与所述第一输出通道至所述第η输出通道电耦接，且被配置成基于加电信号和层叠信息来将所述第m+1输出通道至第η输出通道初始化。
[0058]技术方案9.如技术方案8所述的半导体装置，其中，所述基底裸片还包括:
[0059]层叠信息发生单元，被配置成根据层叠的层叠裸片的数目来提供所述层叠信息。
[0060]技术方案10.如技术方案9所述的半导体装置，其中，所述层叠信息包括第一片段信号至第η片段信号，且将第m+1片段信号至第η片段信号提供至所述输出初始化控制单
J Li ο
[0061 ] 技术方案11.如技术方案7所述的半导体装置，其中，所述第一层叠裸片至所述第m层置裸片包括:
[0062]输出初始化单元，其响应于所述加电信号而分别将所述第一输出通道至所述第η输出通道初始化。
[0063]技术方案12.如技术方案7所述的半导体装置，其中，所述基底裸片包括:
[0064]输入初始化单元，其与所述第一输入通道至所述第η输入通道电耦接，且被配置成响应于所述加电信号而将所述第一输入通道至所述第η输入通道初始化。
[0065]技术方案13.如技术方案7所述的半导体装置，其中，所述第一层叠裸片至所述第m层叠裸片被配置成将所述第一输出通道至所述第η输出通道中与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
[0066]技术方案14.如技术方案13所述的半导体装置，其中，所述基底裸片被配置成将所述第一输入通道至所述第η输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道、和所述第一输出通道至所述第η输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
[0067]技术方案15.如技术方案7所述的半导体装置，其中，所述第一输入通道至所述第η输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道被配置成不接收信号。
[0068]技术方案16.如技术方案7所述的半导体装置，还包括:
[0069]输出初始化控制单元，被配置成将所述第一输出通道至所述第η输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
[0070]技术方案17.如技术方案16所述的半导体装置，其中，所述输出初始化控制单元被配置成响应于层叠信息而将所述第一输出通道至所述第η输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
[0071]技术方案18.如技术方案7所述的半导体装置，还包括:
[0072]输入初始化单元，被配置成将所述第一输入通道至所述第η输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道初始化。
[0073]技术方案19.如技术方案18所述的半导体装置，其中，所述输入初始化单元被配置成响应于加电信号而将所述第一输入通道至所述第η输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道驱动至预定的电平。
[0074]技术方案20.如技术方案17所述的半导体装置，还包括:
[0075]层叠信息发生单元，被配置成将多个片段信号中的一个使能，以将所述第一输出通道至所述第η输出通道中未与要被初始化的所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道使能。
【主权项】
1.一种半导体装置，包括: 多个层叠裸片，其被形成有预定数目个通道；以及 基底裸片，其被配置成将未与所述层叠裸片电耦接的通道初始化。
2.如权利要求1所述的半导体装置，其中，所述基底裸片将与所述多个层叠裸片分别电耦接的输入通道初始化。
3.如权利要求1所述的半导体装置，其中，所述多个层叠裸片将分别与所述多个层叠裸片电耦接的输出通道初始化。
4.一种半导体装置，包括: 基底裸片和至少一个层叠裸片，所述基底裸片和所述至少一个层叠裸片被彼此层叠并且被形成有多个输出通道， 其中，所述至少一个层叠裸片将与所述至少一个层叠裸片电耦接的输出通道初始化，而所述基底裸片将未与所述至少一个层叠裸片电耦接的输出通道初始化。
5.如权利要求4所述的半导体装置，其中，所述至少一个层叠裸片包括: 输出初始化单元，其响应于加电信号而将与所述至少一个层叠裸片电耦接的输出通道初始化。
6.如权利要求4所述的半导体装置，其中，所述基底裸片包括: 输出初始化单兀，基于所述加电信号和层叠信息而将未与所述至少一个层叠裸片电率禹接的输出通道初始化。
7.一种半导体装置，包括: 基底裸片和第一层叠裸片至第m层叠裸片，所述基底裸片和所述第一层叠裸片至所述第m层叠裸片彼此层叠且形成有第一输入通道至第η输入通道和第一输出通道至第η输出通道，所述第一层叠裸片至所述第m层叠裸片与所述第一输入通道至所述第m输入通道中的至少一个和所述第一输出通道至所述第m输出通道中的至少一个电耦接； 其中，η是大于或等于3的整数，且m是小于η的整数，以及 其中，所述第一层叠裸片至所述第m层叠裸片将所述第一输出通道至所述第m输出通道初始化，而所述基底裸片将第m+1输出通道至第η输出通道初始化。
8.如权利要求7所述的半导体装置，其中，所述基底裸片包括: 输出初始化控制单元，其与所述第一输出通道至所述第η输出通道电耦接，且被配置成基于加电信号和层叠信息来将所述第m+1输出通道至第η输出通道初始化。
9.如权利要求8所述的半导体装置，其中，所述基底裸片还包括: 层叠信息发生单元，被配置成根据层叠的层叠裸片的数目来提供所述层叠信息。
10.如权利要求9所述的半导体装置，其中，所述层叠信息包括第一片段信号至第η片段信号，且将第m+1片段信号至第η片段信号提供至所述输出初始化控制单元。
【专利摘要】一种半导体装置包括形成有预定数目个通道的多个层叠裸片。所述半导体装置还包括被配置成将未与层叠裸片电耦接的通道初始化的基底裸片。
【IPC分类】G11C16-06
【公开号】CN104751882
【申请号】CN201410342641
【发明人】高在范
【申请人】爱思开海力士有限公司
【公开日】2015年7月1日
【申请日】2014年7月17日
【公告号】US20150187744