A中的选中的NAND串和未选中的NAND串共享公共SGD线、公共SGS线，并且存储单元的控制栅极共享公共字线。在一个实施方式中，作为相同序列的一部分，对块中的存储单元进行编程。
[0109]参照图3Α，作为一个示例，选中的NAND串可以是NS0，未选中的NAND串可以是NS4。在一个实施方式中，以相同的编程序列对块中的所有NAND串进行编程。从而，在一个实施方式中，选中的NAND串和未选中的NAND串可以是块中的NAND串中的任何NAND串。
[0110]注意，图3Α是针对U形NAND串的实施方式。还可以使用直的NAND串。参照图4C，选中的NAND串可以是NS0B，未选中的NAND串可以是NS0C。
[0111]在图1lA的实施方式中，对选中的位线施加编程电压VPP。VPP可以随着每个编程循环增大。VPP可以是相对高电压，诸如大约1V至20V，但是其可以更低或更高。对选中的WL施加0V。对S⑶施加电压(VPP-8)。这可以将电压VPP传送至S⑶晶体管的源极侧。可以对在选中的WL和位线之间的未选中的字线施加VPP。这可以将位线电压传送至选中的存储单元的漏极侧。如果选中的存储单元的漏极侧处于大约VPP并且选中的存储单元的控制栅极被保持为地电位，则电子可以从选中的存储单元的电荷存储层297移除。注意，当存储单元被擦除时，电子可以被添加至电荷存储层297。
[0112]可以对在源极线与选中的字线之间的未选中的字线施加VPP/2。在一个实施方式中，编程从源极线前进至位线。从而，在源极线与选中的WL之间的存储单元可以已被编程。然而，施加VPP/2可以防止这些存储单元的编程干扰。
[0113]在一个实施方式中，选中的字线与位线之间的存储单元尚未被编程。从而，这些存储单元可能仍处于擦除状态。因为栅极电压和沟道电压可以大约相同(例如，VPP)，所以这些存储单元仍保持处于擦除状态。例如，电子不应该从这些存储单元的电荷存储层297移除。
[0114]对未选中的位线施加0V。在一个实施方式中，在假定对漏极选择栅极施加适当电压的情况下，对未选中的位线施加OV将导致未选中的NAND串的沟道为大约0V。在未选中的NAND串上的存储单元取决于其位置可以对其控制栅极施加VPP、VPP/2或0V。注意，在假定编程从源极线进行至位线的情况下，在选中的字线与源极线之间的存储单元应该已完成编程。对于这些单元，控制栅极上将具有VPP/2而沟道中将具有0V。该电压差应该不足以引起编程干扰。
[0115]在未选中的NAND串上并且与选中的字线关联的存储单元应该恰好完成了编程。因为该存储单元在其栅极上具有OV而在其沟道中具有大约0V，所以该存储单元应该不会经受编程干扰。
[0116]对于从源极线至位线进行编程的实施方式，在选中的字线与位线之间的存储单元尚未被编程。从而，这些存储单元应该仍处于擦除状态。因为这些存储单元在其栅极上具有VPP而在其沟道中具有大约0V，所以其Vt不应该被降低。注意，可以通过增大存储单元Vt来擦除存储单元。这可以通过将电子添加至电荷存储层297来实现。在一个实施方式中，组合在低沟道电压中的栅极的高电压不应该引起Vt降低。
[0117]注意，在一个实施方式中，在不对未选中的NAND串的沟道电势升压的情况下，抑制已完成编程的存储单元进一步编程。因此，避免了与升压的沟道电势的泄漏关联的问题。
[0118]在图1lA中描绘的其他编程条件包括:施加至公共源极线的VDD以及施加至SGS线的0V。作为一个示例，VDD可以是几伏特。
[0119]注意，在对给定块中的NAND串进行编程时，不应该影响其他块中的存储单元。例如，如果给定块中的NAND串已被编程，则该编程不应该被干扰。然而，在一个实施方式中，来自正被编程的块中的位线与其他块中的位线通信。例如，参照图2Β，与NAND串NSO通信的BL0, O还可以与其他块(在图2Β中未描绘)中的NAND串通信。然而，注意，在那些其他块中的字线能够独立于选中的块中的字线进行控制。在一个实施方式中，施加至未选中块中的NAND串的字线、选择栅极和位线的电压可以类似于针对在图1lA中描绘的未选中NAND串的编程条件。因此，可以避免未选中的块中的NAND串的编程干扰。例如，可以对未选中的块中的字线施加VPP/2。因为选中的块共享位线，所以取决于正被施加至正被编程的块中的位线的电压，位线电压可以是编程电压(选中的位线)或抑制电压(未选中的位线)。未选中的块中的选择栅极可以以与正被编程的块中的控制栅极类似的方式被偏压。公共源极线可以以与正被编程的块类似的方式被偏压。
[0120]然而，注意，施加在未选中的块中的电压可以显著不同于施加在选中的块中的电压。在一个实施方式中，对未选中的块中的字线施加0V。以下论述对未选中的块中的字线施加OV的一个实施方式的进一步细节。
[0121]图1lB描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。在一个实施方式中，在从源极线至位线对块中的所有NAND串进行编程时可以使用这些条件。
[0122]在该实施方式中，对未选中的位线施加VCC。VCC可以为大约3V。然而，VCC可以更高或更低。在该实施方式中，SGD线电压为(VPP+VCC)/2。类似地，至位于源极线与选中的字线之间的未选中的字线的电压为(VPP+VCC) /2ο正如已提到的，在这些未选中的字线上的存储单元可能已经被编程。公共源极线电压为VCC。至待被编程的选中的位线、选中的字线和未选中的字线的电压可以与图1lA的实施方式的电压相同。
[0123]注意，编程条件并不限于在图1lA和图1lB中描绘的两个示例。通常，至S⑶线的电压可以足以将选中的位线电压传到NAND串。至位于选中的字线与位线之间的未选中的字线的电压可以足以将选中的位线电压传到选中的存储单元的漏极。在选中的位线电压或者未选中的位线电压位于NAND串沟道中的情况下，至上述未选中的字线的电压还可以足以防止对这些未选中的存储单元的编程。如果来自选中的位线的编程电压在选中的存储单元的沟道中，则选中的字线电压可以足以允许通过从电荷存储层297移除电子来对选中的存储单元编程。无论NAND串当前为选中还是未选中，施加至已被编程的未选中的字线(在源极线与选中的WL之间)的电压可以足以防止编程干扰。
[0124]图1lC描绘了在编程操作的一个实施方式期间可以施加至选中的位线的一系列编程脉冲和验证脉冲。编程操作可以包括多个编程验证迭代，其中每个迭代对选中的位线施加编程电压之后，接着施加验证电压。在一种可能的方法中，如通过VPP11150、VPP21152、VPP31154以及VPP41156表示的那样，编程电压在连续迭代中逐渐升高。可以在每个编程脉冲之后提供一个或更多个验证电压，诸如示例验证电压Vva、Vvb以及Vvc。在一些情况下，一个或更多个初始编程脉冲之后没有跟随验证脉冲，这是因为不期望任何存储元件达到其编程状态。随后，例如，编程迭代可以使用针对A状态的验证脉冲，之后是使用针对A状态和B状态的验证脉冲的编程迭代，之后是使用针对B状态和C状态的验证脉冲的编程迭代。
[0125]图12是根据一个实施方式的对3D堆叠式存储设备中的NAND串施加编程条件的一个实施方式的流程图。图12的处理1200可以在图10的步骤1020中使用。处理1200的步骤中的一些步骤是图9的步骤902和步骤904的一个实施方式。图13 (A)至图13 (H)是示出了施加各种编程条件的定时的图。通常，将图划分为建立阶段、编程阶段以及放电阶段。
[0126]在步骤1202中，对公共源极线施加电压。将该电压描绘为图13⑶中施加的VCell_Source。可以在建立阶段开始时施加该电压并且可以在编程阶段期间继续施加该电压。
[0127]在步骤1204中，对源极侧选择栅极施加选择电压。在图13(G)中描绘了该选择电压。在该示例中，该电压为0V，但是该电压可以是另一值。可以在建立阶段和编程阶段二者期间施加该电压。
[0128]在步骤1206中，对选中的字线施加电压。在图13(E)中描绘了该电压。在该示例中，该电压为0V，但是该电压可以为另一值。可以在建立阶段和编程阶段二者期间施加该电压。
[0129]在步骤1208中，对未选中的位线施加电压。该电压可以称为抑制电压。在图13 (A)中描绘了该电压。在该示例中，该电压为VCC，但是该电压可以为另一值。VCC可以为大约3V，但是VCC可以为更高或更低。可以在建立阶段和编程阶段二者期间施加该抑制电压。
[0130]在步骤1210至步骤1214中，对待被编程的未选中的字线、已被编程的未选中的字线以及选中的位线施加电压。在一个实施方式中，这包括在编程阶段期间施加电压。还可以存在有在建立阶段期间施加的电压。
[0131]在步骤1210中，对待被编程的未选中的字线施加电压。在图13⑶中描绘了该电压。在建立阶段期间该电压可以增加到位于OV与VPP之间的值。在建立阶段结束时该电压可以增加到VPP并且在编程阶段期间保持处于VPP。
[0132]在步骤1212中，对已被编程的未选中的字线施加电压。在图13(F)中描绘了该电压。在建立阶段期间该电压可以增加到位于OV与VPP/2之间的值。在建立阶段结束时该电压可以增加到VPP/2并且在编程阶段期间保持处于VPP/2。注意，在编程阶段期间电压为VPP/2是一个示例。
[0133]在步骤1214中，对选中的位线施加电压。在图13⑶中描绘了该电压。在建立阶段期间该电压可以增加到位于OV与VPP之间的值。在建立阶段结束时该电压可以增加到VPP并且在编程阶段期间保持处于VPP。
[0134]在步骤1216中，对漏极侧选择栅极施加电压。在图13(C)中描绘了该电压。在一个实施方式中，在建立阶段结束时该电压可以增加到V_SGD并且在编程阶段期间保持处于V_SGD0
[0135]在编程阶段之后，可以将电压放电。
[0136]在一个实施方式中，在NAND串上使用了额外S⑶晶体管。图14A描绘了图2A的块200的一个实施方式的一部分沿线220的横截面图。堆叠包括交替的介电层和导电层。介电层包括DO至D6，并且可以由例如Si02制成。导电层包括:作为背栅层的BG;形成字线层的WLO至WL3，例如在所述层中至存储单元的控制栅极的导电路径。还存在两个SG层:SGAl和SGA2。在一个实施方式中，每个选择栅极层形成至NAND串的选择栅极晶体管的控制栅极的导电路径。在一个实施方式中，每个NAND串具有串联的两个选择栅极晶体管。如以下进一步论述的那样，短虚线描绘了存储单元和选择栅极晶体管。
[0137]在一个实施方式中，SGD晶体管为长沟道晶体管。期望在串联的两个长沟道SGD晶体管上的电压组合有效地使未选中的块中的所有NAND串变成将近0V，而不管其相应的位于位线上的选中/未选中写入条件。在一个实施方式中，为了维持高VPP，SGD氧化物可以比存储单元的隧道氧化物更厚。这可以通过缺乏(或者选择性地移除)SGD晶体管中的存储器氮化物层来实现，从而使得其栅极氧化物在针对存储器晶体管的氮化物氧化期间变得更厚。
[0138]图14B示出了介电层D3至D6的部分以及导电层WL3、SGA1和SGA2的部分。每列包括沿列的侧壁沉积的多个层。在该实施方式中，SGAl层和SGA2层与字线层不同地形成。图14C描绘了在图14B中的线C-C’处的列的横截面。从而，图14C示出了存储单元和周围的字线层的横截面。图14D描绘了在图14B中的线D-D’处的列的横截面。从而，14D示出了选择栅极晶体管和周围的选择线层的横截面。图14E描绘了在图14B中的线E-E’处的列的横截面。从而，图14E示出了介电层D6以及位于选择栅极晶体管与位线之间的区域中的存储列的横截面。
[0139]字线层可以包括例如使用原子层沉积技术而沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296，作为电荷捕获层的氮化物(例如SiN)可以沉积作为层297，可以沉积隧道氧化物作为层298，可以沉积多晶硅体或沟道作为层299，以及可以沉积芯部填料电介质作为区域295。遍及所述列类似地形成附加存储单元。
[0140]选择栅极层(SGA1、SGA2)可以包括块氧化物层296、隧道氧化物层298、多晶硅体或沟道层299以及芯部填料电介质区域295。从而，字线